书籍详情
SoC设计方法与实现（第4版）
作者：魏继增
出版社：电子工业出版社
出版时间：2022-08-01
ISBN：9787121441011
定价：¥79.90
购买这本书可以去
内容简介
本书是普通高等教育"十一五”国家级规划教材、普通高等教育精品教材。本书结合SoC设计的整体流程，对SoC设计方法学及如何实现进行了全面介绍。全书共15章，主要内容包括：SoC设计绪论、SoC设计流程、SoC设计与EDA工具、SoC系统架构设计、IP复用的设计方法、RTL代码编写指南、同步电路设计及其与异步信号交互的问题、综合策略与静态时序分析方法、SoC功能验证、可测性设计、低功耗设计、后端设计、SoC中数模混合信号IP的设计与集成、I/O环的设计和芯片封装、课程设计与实验。书中不仅融入了很多来自工业界的实践经验，还介绍了SoC设计领域的最新成果，可以帮助读者掌握工业化的解决方案，使读者能够及时了解SoC设计方法的最新进展。本书提供中英文电子课件、微课视频、教学日历、课程大纲、教学设计等资料。
作者简介
魏继增，天津大学智能与计算学部副教授。多年来以微处理器设计这一“卡脖子”问题为抓手，围绕系统能力培养，改革教学内容。已出版教材3部，主持多项产学研合作项目和教改项目。多次率队参加全国系统能力培养大赛并获奖。曾获第四届中国开源软件大赛实践教学一等奖、天津大学项目制课程一等奖、天津大学优秀教材一等奖和二等奖、天津大学“教书育人”先进工作者和优秀青年教师等荣誉称号。
目录
目 录
第1章 SoC设计绪论 1
1.1 微电子技术概述 1
1.1.1 集成电路的发展 1
1.1.2 集成电路产业分工 2
1.2 SoC概述 3
1.2.1 什么是SoC 3
1.2.2 SoC的优势 4
1.3 SoC设计的发展趋势及
面临的挑战 5
1.3.1 SoC设计技术的
发展与挑战 5
1.3.2 SoC设计方法的
发展与挑战 9
1.3.3 未来的SoC 10
本章参考文献 10
第2章 SoC设计流程 11
2.1 软硬件协同设计 11
2.2 基于标准单元的SoC
芯片设计流程 13
2.3 基于FPGA的SoC设计流程 17
2.3.1 FPGA的结构 17
2.3.2 基于FPGA的设计流程 21
本章参考文献 24
第3章 SoC设计与EDA工具 25
3.1 电子系统级设计与工具 25
3.2 验证的分类及相关工具 25
3.2.1 验证方法的分类 25
3.2.2 动态验证及相关工具 26
3.2.3 静态验证及相关工具 27
3.3 逻辑综合及综合工具 28
3.3.1 EDA工具的综合流程 28
3.3.2 EDA工具的综合策略 29
3.3.3 优化策略 29
3.3.4 常用的逻辑综合工具 30
3.4 可测性设计与工具 30
3.4.1 测试和验证的区别 30
3.4.2 常用的可测性设计 30
3.5 布局布线与工具 33
3.5.1 EDA工具的布局
布线流程 33
3.5.2 布局布线工具的
发展趋势 33
3.6 物理验证及参数提取与
相关的工具 33
3.6.1 物理验证的分类 33
3.6.2 参数提取 34
3.7 著名EDA公司与工具介绍 35
3.8 EDA工具的发展趋势 37
本章参考文献 38
第4章 SoC系统架构设计 39
4.1 SoC系统架构设计的
总体目标与阶段 39
4.1.1 功能设计阶段 40
4.1.2 应用驱动的系统架构
设计阶段 40
4.1.3 基于平台的系统架构
设计阶段 40
4.2 SoC中常用的处理器 40
4.2.1 通用处理器 41
4.2.2 处理器的选择 43
4.3 SoC中常用的总线 45
4.3.1 AMBA总线 46
4.3.2 CoreConnect总线 47
4.3.3 Wishbone总线 47
4.3.4 开放核协议（OCP） 48
4.3.5 复杂的片上总线架构 49
4.4 SoC中典型的存储器 49
4.4.1 存储器分类 50
4.4.2 常用的存储器 51
4.4.3 新型存储器 52
4.5 多核SoC的系统架构设计 53
4.5.1 可用的并发性 53
4.5.2 多核SoC设计中的
系统架构选择 54
4.5.3 多核SoC的性能评价 55
4.5.4 几种典型的多核SoC
系统架构 56
4.6 SoC中的软件架构 59
4.7 电子系统级（ESL）设计 62
4.7.1 ESL发展的背景 62
4.7.2 ESL设计基本概念 63
4.7.3 ESL协同设计的流程 63
4.7.4 ESL设计的特点 64
4.7.5 ESL设计的核心
—事务级建模 66
4.7.6 事务级建模语言简介
及设计实例 71
4.7.7 ESL设计的挑战 78
本章参考文献 79
第5章 IP复用的设计方法 80
5.1 IP的基本概念和IP分类 81
5.2 IP设计流程 82
5.2.1 设计目标 82
5.2.2 设计流程 83
5.3 IP的验证 87
5.4 IP的选择 89
5.5 IP交易模式 89
5.6 IP复用技术面临的挑战 90
5.7 IP标准组织 91
5.8 基于平台的SoC设计方法 92
5.8.1 平台的组成与分类 92
5.8.2 基于平台的SoC
设计流程与特点 93
5.8.3 基于平台的设计实例 94
本章参考文献 95
第6章 RTL代码编写指南 96
6.1 编写RTL代码之前的准备 96
6.1.1 与团队共同讨论
设计中的问题 96
6.1.2 根据芯片架构准备
设计说明书 96
6.1.3 总线设计的考虑 97
6.1.4 模块的划分 97
6.1.5 对时钟的处理 100
6.1.6 IP的选择及设计
复用的考虑 100
6.1.7 对可测性的考虑 101
6.1.8 对芯片速度的考虑 101
6.1.9 对布线的考虑 101
6.2 可综合RTL代码编写指南 102
6.2.1 可综合RTL代码的
编写准则 102
6.2.2 利用综合进行代码
质量检查 105
6.3 调用Synopsys DesignWare
来优化设计 105
本章参考文献 106
第7章 同步电路设计及其与
异步信号交互的问题 107
7.1 同步电路设计 107
7.1.1 同步电路的定义 107
7.1.2 同步电路的时序
收敛问题 107
7.1.3 同步电路设计的
优点与缺陷 108
7.2 全异步电路设计 109
7.2.1 异步电路设计的
基本原理 109
7.2.2 异步电路设计的
优点与缺点 110
7.3 异步信号与同步电路交互的
问题及其解决方法 111
7.3.1 亚稳态 112
7.3.2 异步控制信号的同步
及其RTL实现 114
7.3.3 异步时钟域的数据同步
及其RTL实现 119
7.4 SoC设计中的时钟规划策略 123
本章参考文献 123
第8章 综合策略与静态时序分析方法 124
8.1 逻辑综合 124
8.1.1 流程介绍 124
8.1.2 SoC设计中常用的
综合策略 126
8.2 物理综合的概念 127
8.2.1 物理综合的产生背景 127
8.2.2 操作模式 128
8.3 实例—用Synopsys的工具
Design Compiler
进行逻辑综合 128
8.3.1 指定库文件 129
8.3.2 读入设计 130
8.3.3 定义工作环境 130
8.3.4 设置约束条件 131
8.3.5 设定综合优化策略 133
8.3.6 设计脚本举例 133
8.4 静态时序分析 135
8.4.1 基本概念 135
8.4.2 实例—用Synopsys的
工具PrimeTime
进行时序分析 138
8.5 统计静态时序分析 144
8.5.1 传统时序分析的局限 145
8.5.2 统计静态时序
分析的概念 145
8.5.3 统计静态时序
分析的步骤 146
本章参考文献 146
第9章 SoC功能验证 147
9.1 功能验证概述 147
9.1.1 功能验证的概念 147
9.1.2 SoC功能验证的挑战 148
9.1.3 SoC功能验证的
发展趋势 148
9.2 功能验证方法与验证规划 148
9.3 系统级功能验证 150
9.3.1 系统级的功能验证 150
9.3.2 软硬件协同验证 152
9.4 仿真验证自动化 153
9.4.1 激励的生成 154
9.4.2 响应的检查 155
9.4.3 覆盖率的检测 155
9.5 基于断言的验证 156
9.5.1 断言语言 157
9.5.2 基于断言的验证 159
9.5.3 断言的其他用途 160
9.6 通用验证方法学 161
本章参考文献 165
第10章 可测性设计 166
10.1 集成电路测试概述 166
10.1.1 测试的概念和原理 166
10.1.2 测试及测试向量
的分类 166
10.1.3 自动测试设备 167
10.2 故障建模及ATPG原理 167
10.2.1 故障建模的基本概念 167
10.2.2 常见故障模型 168
10.2.3 ATPG基本原理 170
10.2.4 ATPG的工作原理 171
10.2.5 ATPG工具的使用步骤 171
10.3 可测性设计基础 172
10.3.1 可测性的概念 172
10.3.2 可测性设计的
优势和不足 173
10.4 扫描测试（SCAN） 174
10.4.1 基于故障模型的可测性 174
10.4.2 扫描测试的基本概念 174
10.4.3 扫描测试原理 176
10.4.4 扫描设计规则 177
10.4.5 扫描测试的可测性
设计流程及相关
EDA工具 179
10.5 存储器的内建自测 180
10.5.1 存储器测试的必要性 180
10.5.2 存储器测试方法 180
10.5.3 BIST的基本概念 182
10.5.4 存储器的测试算法 182
10.5.5 BIST模块
在设计中的集成 185
10.6 边界扫描测试 186
10.6.1 边界扫描测试原理 187
10.6.2 IEEE 1149.1标准 187
10.6.3 边界扫描测试策略和
相关工具 191
10.7 其他DFT技术 191
10.7.1 微处理器核的
可测性设计 191
10.7.2 Logic BIST 193
10.8 DFT技术在SoC中的应用 194
10.8.1 模块级的DFT技术 194
10.8.2 SoC中的DFT应用 195
本章参考文献 196
第11章 低功耗设计 197
11.1 为什么需要低功耗设计 197
11.2 功耗的类型 198
11.3 低功耗设计方法 202
11.4 低功耗技术 203
11.4.1 静态低功耗技术 203
11.4.2 动态低功耗技术 204
11.4.3 采用低功耗技术的
设计流程 208
11.4.4 低功耗SoC系统的
动态管理 209
11.4.5 低功耗SoC设计技术的
综合考虑 210
11.5 低功耗分析和工具 211
11.6 UPF及低功耗设计实现 212
11.6.1 基于UPF的
低功耗电路综合 212
11.6.2 UPF功耗描述
文件举例 213
11.7 低功耗设计趋势 213
本章参考文献 214
第12章 后端设计 215
12.1 时钟树综合 215
12.2 布局规划 219
12.3 ECO技术 221
12.4 功耗分析 222
12.5 信号完整性的考虑 224
12.5.1 信号完整性的挑战 224
12.5.2 压降和电迁移 225
12.5.3 信号完整性问题的
预防、分析和修正 226
12.6 物理验证 227
12.7 可制造性设计/面向良率
的设计 228
12.7.1 DFM/DFY的
基本概念 228
12.7.2 可制造性设计
驱动的方法 229
12.7.3 分辨率增强技术提高
DFM/DFY的方法 230
12.7.4 其他DFM/DFY问题
及解决方法 231
12.7.5 EDA工具对于DFM/DFY
技术的支持 233
本章参考文献 234
第13章 SoC中数模混合信号IP的
设计与集成 235
13.1 SoC中的数模混合信号IP 235
13.2 数模混合信号IP的设计流程 235
13.3 基于SoC复用的数模
混合信号（AMS）IP包 236
13.4 数模混合信号（AMS）IP的
设计及集成要点 237
13.4.1 接口信号 237
13.4.2 模拟与数字部分的
整体布局 237
13.4.3 电平转换器的设计 238
13.4.4 电源的布局与规划 239
13.4.5 电源/地线上跳1
第1章 SoC设计绪论 1
1.1 微电子技术概述 1
1.1.1 集成电路的发展 1
1.1.2 集成电路产业分工 2
1.2 SoC概述 3
1.2.1 什么是SoC 3
1.2.2 SoC的优势 4
1.3 SoC设计的发展趋势及
面临的挑战 5
1.3.1 SoC设计技术的
发展与挑战 5
1.3.2 SoC设计方法的
发展与挑战 9
1.3.3 未来的SoC 10
本章参考文献 10
第2章 SoC设计流程 11
2.1 软硬件协同设计 11
2.2 基于标准单元的SoC
芯片设计流程 13
2.3 基于FPGA的SoC设计流程 17
2.3.1 FPGA的结构 17
2.3.2 基于FPGA的设计流程 21
本章参考文献 24
第3章 SoC设计与EDA工具 25
3.1 电子系统级设计与工具 25
3.2 验证的分类及相关工具 25
3.2.1 验证方法的分类 25
3.2.2 动态验证及相关工具 26
3.2.3 静态验证及相关工具 27
3.3 逻辑综合及综合工具 28
3.3.1 EDA工具的综合流程 28
3.3.2 EDA工具的综合策略 29
3.3.3 优化策略 29
3.3.4 常用的逻辑综合工具 30
3.4 可测性设计与工具 30
3.4.1 测试和验证的区别 30
3.4.2 常用的可测性设计 30
3.5 布局布线与工具 33
3.5.1 EDA工具的布局
布线流程 33
3.5.2 布局布线工具的
发展趋势 33
3.6 物理验证及参数提取与
相关的工具 33
3.6.1 物理验证的分类 33
3.6.2 参数提取 34
3.7 著名EDA公司与工具介绍 35
3.8 EDA工具的发展趋势 37
本章参考文献 38
第4章 SoC系统架构设计 39
4.1 SoC系统架构设计的
总体目标与阶段 39
4.1.1 功能设计阶段 40
4.1.2 应用驱动的系统架构
设计阶段 40
4.1.3 基于平台的系统架构
设计阶段 40
4.2 SoC中常用的处理器 40
4.2.1 通用处理器 41
4.2.2 处理器的选择 43
4.3 SoC中常用的总线 45
4.3.1 AMBA总线 46
4.3.2 CoreConnect总线 47
4.3.3 Wishbone总线 47
4.3.4 开放核协议（OCP） 48
4.3.5 复杂的片上总线架构 49
4.4 SoC中典型的存储器 49
4.4.1 存储器分类 50
4.4.2 常用的存储器 51
4.4.3 新型存储器 52
4.5 多核SoC的系统架构设计 53
4.5.1 可用的并发性 53
4.5.2 多核SoC设计中的
系统架构选择 54
4.5.3 多核SoC的性能评价 55
4.5.4 几种典型的多核SoC
系统架构 56
4.6 SoC中的软件架构 59
4.7 电子系统级（ESL）设计 62
4.7.1 ESL发展的背景 62
4.7.2 ESL设计基本概念 63
4.7.3 ESL协同设计的流程 63
4.7.4 ESL设计的特点 64
4.7.5 ESL设计的核心
—事务级建模 66
4.7.6 事务级建模语言简介
及设计实例 71
4.7.7 ESL设计的挑战 78
本章参考文献 79
第5章 IP复用的设计方法 80
5.1 IP的基本概念和IP分类 81
5.2 IP设计流程 82
5.2.1 设计目标 82
5.2.2 设计流程 83
5.3 IP的验证 87
5.4 IP的选择 89
5.5 IP交易模式 89
5.6 IP复用技术面临的挑战 90
5.7 IP标准组织 91
5.8 基于平台的SoC设计方法 92
5.8.1 平台的组成与分类 92
5.8.2 基于平台的SoC
设计流程与特点 93
5.8.3 基于平台的设计实例 94
本章参考文献 95
第6章 RTL代码编写指南 96
6.1 编写RTL代码之前的准备 96
6.1.1 与团队共同讨论
设计中的问题 96
6.1.2 根据芯片架构准备
设计说明书 96
6.1.3 总线设计的考虑 97
6.1.4 模块的划分 97
6.1.5 对时钟的处理 100
6.1.6 IP的选择及设计
复用的考虑 100
6.1.7 对可测性的考虑 101
6.1.8 对芯片速度的考虑 101
6.1.9 对布线的考虑 101
6.2 可综合RTL代码编写指南 102
6.2.1 可综合RTL代码的
编写准则 102
6.2.2 利用综合进行代码
质量检查 105
6.3 调用Synopsys DesignWare
来优化设计 105
本章参考文献 106
第7章 同步电路设计及其与
异步信号交互的问题 107
7.1 同步电路设计 107
7.1.1 同步电路的定义 107
7.1.2 同步电路的时序
收敛问题 107
7.1.3 同步电路设计的
优点与缺陷 108
7.2 全异步电路设计 109
7.2.1 异步电路设计的
基本原理 109
7.2.2 异步电路设计的
优点与缺点 110
7.3 异步信号与同步电路交互的
问题及其解决方法 111
7.3.1 亚稳态 112
7.3.2 异步控制信号的同步
及其RTL实现 114
7.3.3 异步时钟域的数据同步
及其RTL实现 119
7.4 SoC设计中的时钟规划策略 123
本章参考文献 123
第8章 综合策略与静态时序分析方法 124
8.1 逻辑综合 124
8.1.1 流程介绍 124
8.1.2 SoC设计中常用的
综合策略 126
8.2 物理综合的概念 127
8.2.1 物理综合的产生背景 127
8.2.2 操作模式 128
8.3 实例—用Synopsys的工具
Design Compiler
进行逻辑综合 128
8.3.1 指定库文件 129
8.3.2 读入设计 130
8.3.3 定义工作环境 130
8.3.4 设置约束条件 131
8.3.5 设定综合优化策略 133
8.3.6 设计脚本举例 133
8.4 静态时序分析 135
8.4.1 基本概念 135
8.4.2 实例—用Synopsys的
工具PrimeTime
进行时序分析 138
8.5 统计静态时序分析 144
8.5.1 传统时序分析的局限 145
8.5.2 统计静态时序
分析的概念 145
8.5.3 统计静态时序
分析的步骤 146
本章参考文献 146
第9章 SoC功能验证 147
9.1 功能验证概述 147
9.1.1 功能验证的概念 147
9.1.2 SoC功能验证的挑战 148
9.1.3 SoC功能验证的
发展趋势 148
9.2 功能验证方法与验证规划 148
9.3 系统级功能验证 150
9.3.1 系统级的功能验证 150
9.3.2 软硬件协同验证 152
9.4 仿真验证自动化 153
9.4.1 激励的生成 154
9.4.2 响应的检查 155
9.4.3 覆盖率的检测 155
9.5 基于断言的验证 156
9.5.1 断言语言 157
9.5.2 基于断言的验证 159
9.5.3 断言的其他用途 160
9.6 通用验证方法学 161
本章参考文献 165
第10章 可测性设计 166
10.1 集成电路测试概述 166
10.1.1 测试的概念和原理 166
10.1.2 测试及测试向量
的分类 166
10.1.3 自动测试设备 167
10.2 故障建模及ATPG原理 167
10.2.1 故障建模的基本概念 167
10.2.2 常见故障模型 168
10.2.3 ATPG基本原理 170
10.2.4 ATPG的工作原理 171
10.2.5 ATPG工具的使用步骤 171
10.3 可测性设计基础 172
10.3.1 可测性的概念 172
10.3.2 可测性设计的
优势和不足 173
10.4 扫描测试（SCAN） 174
10.4.1 基于故障模型的可测性 174
10.4.2 扫描测试的基本概念 174
10.4.3 扫描测试原理 176
10.4.4 扫描设计规则 177
10.4.5 扫描测试的可测性
设计流程及相关
EDA工具 179
10.5 存储器的内建自测 180
10.5.1 存储器测试的必要性 180
10.5.2 存储器测试方法 180
10.5.3 BIST的基本概念 182
10.5.4 存储器的测试算法 182
10.5.5 BIST模块
在设计中的集成 185
10.6 边界扫描测试 186
10.6.1 边界扫描测试原理 187
10.6.2 IEEE 1149.1标准 187
10.6.3 边界扫描测试策略和
相关工具 191
10.7 其他DFT技术 191
10.7.1 微处理器核的
可测性设计 191
10.7.2 Logic BIST 193
10.8 DFT技术在SoC中的应用 194
10.8.1 模块级的DFT技术 194
10.8.2 SoC中的DFT应用 195
本章参考文献 196
第11章 低功耗设计 197
11.1 为什么需要低功耗设计 197
11.2 功耗的类型 198
11.3 低功耗设计方法 202
11.4 低功耗技术 203
11.4.1 静态低功耗技术 203
11.4.2 动态低功耗技术 204
11.4.3 采用低功耗技术的
设计流程 208
11.4.4 低功耗SoC系统的
动态管理 209
11.4.5 低功耗SoC设计技术的
综合考虑 210
11.5 低功耗分析和工具 211
11.6 UPF及低功耗设计实现 212
11.6.1 基于UPF的
低功耗电路综合 212
11.6.2 UPF功耗描述
文件举例 213
11.7 低功耗设计趋势 213
本章参考文献 214
第12章 后端设计 215
12.1 时钟树综合 215
12.2 布局规划 219
12.3 ECO技术 221
12.4 功耗分析 222
12.5 信号完整性的考虑 224
12.5.1 信号完整性的挑战 224
12.5.2 压降和电迁移 225
12.5.3 信号完整性问题的
预防、分析和修正 226
12.6 物理验证 227
12.7 可制造性设计/面向良率
的设计 228
12.7.1 DFM/DFY的
基本概念 228
12.7.2 可制造性设计
驱动的方法 229
12.7.3 分辨率增强技术提高
DFM/DFY的方法 230
12.7.4 其他DFM/DFY问题
及解决方法 231
12.7.5 EDA工具对于DFM/DFY
技术的支持 233
本章参考文献 234
第13章 SoC中数模混合信号IP的
设计与集成 235
13.1 SoC中的数模混合信号IP 235
13.2 数模混合信号IP的设计流程 235
13.3 基于SoC复用的数模
混合信号（AMS）IP包 236
13.4 数模混合信号（AMS）IP的
设计及集成要点 237
13.4.1 接口信号 237
13.4.2 模拟与数字部分的
整体布局 237
13.4.3 电平转换器的设计 238
13.4.4 电源的布局与规划 239
13.4.5 电源/地线上跳1
猜您喜欢
