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数字设计 Verilog HDL、VHDL和SystemVerilog实现（第六版）
作者：（美）M.Morris Mano（M.莫里斯-马诺）,Michael D.Ciletti（迈克尔-D.奇莱蒂）
出版社：电子工业出版社
出版时间：2022-07-01
ISBN：9787121439070
定价：¥119.00
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内容简介
本书是一本系统介绍数字电路设计的优秀教材，旨在教会读者关于数字设计的基本概念和基本方法。全书共分10章，内容涉及数字逻辑的基本理论，组合逻辑电路、时序逻辑电路、寄存器和计数器、存储器与可编程逻辑器件，寄存器传输级设计、半导体和CMOS集成电路、标准IC和FPGA实验、标准图形符号、Verilog HDL、VHDL、SystemVerilog与数字系统设计等。全书结构严谨，选材新颖，内容深入浅出，紧密联系实际，教辅资料齐全。
作者简介
M. Morris Mano，美国加利福尼亚州立大学电子和计算机工程系的教授，出版过多部有关数字逻辑、计算机设计基础的教材；Michael D. Ciletti，美国科罗拉多大学教授。尹廷辉，毕业于解放军通信工程学院信息与信号处理专业；毕业后留校任教，先后任助教、讲师，2005年任副教授，主要从事电子技术方面的课程教学和科研，获得军队教学成果一等奖1项，出版著作（译著）7部。
目录
目 录
第1章 数字系统与二进制数\t1
1．1 数字系统\t1
1．2 二进制数\t3
1．3 数制的转换\t5
1．4 八进制数和十六进制数\t7
1．5 补码\t8
1．6 带符号二进制数\t12
1．7 二进制码\t15
1．8 二进制存储与寄存器\t22
1．9 二进制逻辑\t24
习题\t27
参考文献\t29
网络搜索主题\t29
第2章 布尔代数和逻辑门\t30
2．1 引言\t30
2．2 基本定义\t30
2．3 布尔代数的公理\t31
2．4 布尔代数的基本定理和性质\t34
2．5 布尔函数\t36
2．6 规范式与标准式\t40
2．7 其他逻辑运算\t47
2．8 数字逻辑门\t48
2．9 集成电路\t53
习题\t55
参考文献\t59
网络搜索主题\t59
第3章 门电路化简\t60
3．1 引言\t60
3．2 图形法化简\t60
3．3 四变量卡诺图\t64
3．4 和之积式的化简\t68
3．5 无关条件\t70
3．6 与非门和或非门实现\t72
3．7 其他二级门电路实现\t78
3．8 异或函数\t82
3．9 硬件描述语言(HDL)\t86
3．10 HDL中的真值表\t99
习题\t101
参考文献\t105
网络搜索主题\t106
第4章 组合逻辑\t107
4．1 引言\t107
4．2 组合电路\t107
4．3 组合电路分析\t108
4．4 设计步骤\t111
4．5 二进制加减器\t114
4．6 十进制加法器\t121
4．7 二进制乘法器\t123
4．8 数值比较器\t125
4．9 译码器\t126
4．10 编码器\t130
4．11 数据选择器\t132
4．12 组合电路的HDL模型\t137
4．13 行为建模\t156
4．14 编写一个简单的测试平台\t162
4．15 逻辑仿真\t167
习题\t172
参考文献\t178
网络搜索主题\t179
第5章 同步时序逻辑\t180
5．1 引言\t180
5．2 时序电路\t180
5．3 存储元件：锁存器\t182
5．4 存储元件：触发器\t185
5．5 钟控时序电路分析\t191
5．6 时序电路的可综合HDL模型\t200
5．7 状态化简与分配\t219
5．8 设计过程\t222
习题\t228
参考文献\t236
网络搜索主题\t237
第6章 寄存器和计数器\t238
6．1 寄存器\t238
6．2 移位寄存器\t240
6．3 行波计数器\t247
6．4 同步计数器\t250
6．5 其他计数器\t255
6．6 寄存器和计数器的HDL描述\t259
习题\t268
参考文献\t274
网络搜索主题\t275
第7章 存储器和可编程逻辑器件\t276
7．1 引言\t276
7．2 随机存取存储器\t277
7．3 存储器译码\t282
7．4 检纠错\t286
7．5 只读存储器\t288
7．6 可编程逻辑阵列\t293
7．7 可编程阵列逻辑\t295
7．8 时序可编程器件\t298
习题\t311
参考文献\t313
网络搜索主题\t314
第8章 寄存器传输级设计\t315
8．1 引言\t315
8．2 寄存器传输级(RTL)定义\t315
8．3 RTL描述\t317
8．4 算法状态机(ASM)\t329
8．5 设计举例(ASMD流程图)\t335
8．6 设计举例的HDL描述\t343
8．7 时序二进制乘法器\t357
8．8 控制逻辑\t361
8．9 二进制乘法器的HDL描述\t366
8．10 用数据选择器进行设计\t377
8．11 无竞争设计(软竞争条件)\t391
8．12 无锁存设计(为什么浪费硅片面积？)\t393
8．13 SystemVerilog语言简介\t394
习题\t399
参考文献\t409
网络搜索主题\t410
第9章 用标准IC和FPGA进行实验\t411
9．1 实验介绍\t411
9．2 实验1：二进制数和十进制数\t414
9．3 实验2：数字逻辑门\t416
9．4 实验3：布尔函数化简\t418
9．5 实验4：组合电路\t419
9．6 实验5：代码转换\t421
9．7 实验6：使用数据选择器进行设计\t422
9．8 实验7：加法器和减法器\t423
9．9 实验8：触发器\t424
9．10 实验9：时序电路\t426
9．11 实验10：计数器\t427
9．12 实验11：移位寄存器\t429
9．13 实验12：串行加法\t431
9．14 实验13：存储单元\t432
9．15 实验14：灯式手球\t434
9．16 实验15：时钟脉冲发生器\t436
9．17 实验16：并行加法器和累加器\t438
9．18 实验17：二进制乘法器\t440
9．19 HDL仿真实验和使用FPGA的快速原型验证\t443
第10章 标准图形符号\t447
10．1 矩形符号\t447
10．2 限定符号\t449
10．3 相关符号\t450
10．4 组合部件符号\t451
10．5 触发器符号\t453
10．6 寄存器符号\t454
10．7 计数器符号\t456
10．8 RAM符号\t457
习题\t458
参考文献\t459
网络搜索主题\t459
附录A 半导体和CMOS集成电路\t460
部分习题解答\t470
第1章 数字系统与二进制数\t1
1．1 数字系统\t1
1．2 二进制数\t3
1．3 数制的转换\t5
1．4 八进制数和十六进制数\t7
1．5 补码\t8
1．6 带符号二进制数\t12
1．7 二进制码\t15
1．8 二进制存储与寄存器\t22
1．9 二进制逻辑\t24
习题\t27
参考文献\t29
网络搜索主题\t29
第2章 布尔代数和逻辑门\t30
2．1 引言\t30
2．2 基本定义\t30
2．3 布尔代数的公理\t31
2．4 布尔代数的基本定理和性质\t34
2．5 布尔函数\t36
2．6 规范式与标准式\t40
2．7 其他逻辑运算\t47
2．8 数字逻辑门\t48
2．9 集成电路\t53
习题\t55
参考文献\t59
网络搜索主题\t59
第3章 门电路化简\t60
3．1 引言\t60
3．2 图形法化简\t60
3．3 四变量卡诺图\t64
3．4 和之积式的化简\t68
3．5 无关条件\t70
3．6 与非门和或非门实现\t72
3．7 其他二级门电路实现\t78
3．8 异或函数\t82
3．9 硬件描述语言(HDL)\t86
3．10 HDL中的真值表\t99
习题\t101
参考文献\t105
网络搜索主题\t106
第4章 组合逻辑\t107
4．1 引言\t107
4．2 组合电路\t107
4．3 组合电路分析\t108
4．4 设计步骤\t111
4．5 二进制加减器\t114
4．6 十进制加法器\t121
4．7 二进制乘法器\t123
4．8 数值比较器\t125
4．9 译码器\t126
4．10 编码器\t130
4．11 数据选择器\t132
4．12 组合电路的HDL模型\t137
4．13 行为建模\t156
4．14 编写一个简单的测试平台\t162
4．15 逻辑仿真\t167
习题\t172
参考文献\t178
网络搜索主题\t179
第5章 同步时序逻辑\t180
5．1 引言\t180
5．2 时序电路\t180
5．3 存储元件：锁存器\t182
5．4 存储元件：触发器\t185
5．5 钟控时序电路分析\t191
5．6 时序电路的可综合HDL模型\t200
5．7 状态化简与分配\t219
5．8 设计过程\t222
习题\t228
参考文献\t236
网络搜索主题\t237
第6章 寄存器和计数器\t238
6．1 寄存器\t238
6．2 移位寄存器\t240
6．3 行波计数器\t247
6．4 同步计数器\t250
6．5 其他计数器\t255
6．6 寄存器和计数器的HDL描述\t259
习题\t268
参考文献\t274
网络搜索主题\t275
第7章 存储器和可编程逻辑器件\t276
7．1 引言\t276
7．2 随机存取存储器\t277
7．3 存储器译码\t282
7．4 检纠错\t286
7．5 只读存储器\t288
7．6 可编程逻辑阵列\t293
7．7 可编程阵列逻辑\t295
7．8 时序可编程器件\t298
习题\t311
参考文献\t313
网络搜索主题\t314
第8章 寄存器传输级设计\t315
8．1 引言\t315
8．2 寄存器传输级(RTL)定义\t315
8．3 RTL描述\t317
8．4 算法状态机(ASM)\t329
8．5 设计举例(ASMD流程图)\t335
8．6 设计举例的HDL描述\t343
8．7 时序二进制乘法器\t357
8．8 控制逻辑\t361
8．9 二进制乘法器的HDL描述\t366
8．10 用数据选择器进行设计\t377
8．11 无竞争设计(软竞争条件)\t391
8．12 无锁存设计(为什么浪费硅片面积？)\t393
8．13 SystemVerilog语言简介\t394
习题\t399
参考文献\t409
网络搜索主题\t410
第9章 用标准IC和FPGA进行实验\t411
9．1 实验介绍\t411
9．2 实验1：二进制数和十进制数\t414
9．3 实验2：数字逻辑门\t416
9．4 实验3：布尔函数化简\t418
9．5 实验4：组合电路\t419
9．6 实验5：代码转换\t421
9．7 实验6：使用数据选择器进行设计\t422
9．8 实验7：加法器和减法器\t423
9．9 实验8：触发器\t424
9．10 实验9：时序电路\t426
9．11 实验10：计数器\t427
9．12 实验11：移位寄存器\t429
9．13 实验12：串行加法\t431
9．14 实验13：存储单元\t432
9．15 实验14：灯式手球\t434
9．16 实验15：时钟脉冲发生器\t436
9．17 实验16：并行加法器和累加器\t438
9．18 实验17：二进制乘法器\t440
9．19 HDL仿真实验和使用FPGA的快速原型验证\t443
第10章 标准图形符号\t447
10．1 矩形符号\t447
10．2 限定符号\t449
10．3 相关符号\t450
10．4 组合部件符号\t451
10．5 触发器符号\t453
10．6 寄存器符号\t454
10．7 计数器符号\t456
10．8 RAM符号\t457
习题\t458
参考文献\t459
网络搜索主题\t459
附录A 半导体和CMOS集成电路\t460
部分习题解答\t470
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