书籍详情
计算机组成与设计：硬件/软件接口（原书第5版·ARM版）
作者：[美] 大卫·A.帕特森（David，A.，Patterson），约翰·L.亨尼斯（Joh 著，陈微译 译
出版社：机械工业出版社
出版时间：2018-10-01
ISBN：9787111608943
定价：¥139.00
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内容简介
本书由2017年图灵奖得主Patterson和Hennessy共同撰写，是计算机体系结构领域的经典教材，强调软硬件协同设计及其对性能的影响。本书采用ARMv8体系结构，讲解硬件技术、汇编语言、计算机算术运算、流水线、存储器层次结构以及I/O的基本原理。新内容涵盖平板电脑、云基础设施、ARM（移动计算设备）以及x86（云计算）体系结构，新实例包括IntelCorei7、ARMCortex-A53以及NVIDIAFermiGPU。本书适合作为高等院校计算机专业的教材，也适合广大专业技术人员参考。
作者简介
暂缺《计算机组成与设计：硬件/软件接口（原书第5版·ARM版）》作者简介
目录
出版者的话
赞誉
译者序
前言
作者简介
第1章 计算机的抽象与技术 1
1.1 引言 1
1.1.1 计算机应用的分类和特点 2
1.1.2 欢迎来到后PC时代 3
1.1.3 你能从本书中学到什么 4
1.2 计算机体系结构中的8个伟大思想 6
1.2.1 面向摩尔定律的设计 6
1.2.2 使用抽象简化设计 7
1.2.3 加速大概率事件 7
1.2.4 通过并行提高性能 7
1.2.5 通过流水线提高性能 7
1.2.6 通过预测提高性能 7
1.2.7 存储器层次结构 7
1.2.8 通过冗余提高可靠性 7
1.3 程序表象之下 8
1.4 硬件包装之下 10
1.4.1 显示器 11
1.4.2 触摸屏 12
1.4.3 打开机箱 13
1.4.4 数据的安全存储 15
1.4.5 与其他计算机通信 16
1.5 处理器和存储器制造技术 17
1.6 性能 20
1.6.1 性能的定义 20
1.6.2 性能的度量 22
1.6.3 CPU的性能及其度量因素 24
1.6.4 指令的性能 24
1.6.5 经典的CPU性能公式 25
1.7 功耗墙 28
1.8 沧海巨变：从单处理器向多处理器转变 29
1.9 实例：Intel Core i7基准测试 32
1.9.1 SPEC CPU基准测试程序 32
1.9.2 SPEC功耗基准测试程序 34
1.10 谬误与陷阱 34
1.11 本章小结 36
1.12 历史观点与拓展阅读 37
1.13 练习题 38
第2章 指令：计算机的语言 42
2.1 引言 42
2.2 计算机硬件的操作 44
2.3 计算机硬件的操作数 46
2.3.1 存储器操作数 47
2.3.2 常数或立即数操作数 50
2.4 有符号数和无符号数 51
2.5 计算机中指令的表示 56
2.6 逻辑操作 61
2.7 决策指令 64
2.7.1 循环 65
2.7.2 边界检查的简便方法 67
2.7.3 case/switch语句 67
2.8 计算机硬件对过程的支持 68
2.8.1 使用更多的寄存器 69
2.8.2 过程嵌套 71
2.8.3 在栈中为新数据分配空间 73
2.8.4 在堆中为新数据分配空间 74
2.9 人机交互 76
2.10 LEGv8中的宽立即数和地址的寻址 79
2.10.1 宽立即数 79
2.10.2 分支中的寻址 80
2.10.3 LEGv8寻址模式总结 82
2.10.4 机器语言解码 82
2.11 并行与指令：同步 86
2.12 翻译并启动程序 88
2.12.1 编译器 88
2.12.2 汇编器 89
2.12.3 链接器 90
2.12.4 加载器 92
2.12.5 动态链接库 92
2.12.6 启动Java程序 94
2.13 综合实例：C排序程序 95
2.13.1 swap过程 95
2.13.2 sort过程 97
2.14 数组和指针 101
2.14.1 用数组实现clear 102
2.14.2 用指针实现clear 102
2.14.3 比较两个版本的clear 103
2.15 高级主题：编译C和解释Java 104
2.16 实例：MIPS指令集 104
2.17 实例：ARMv7（32位）指令集 105
2.18 实例：x86指令集 106
2.18.1 Intel x86的演进 107
2.18.2 x86寄存器和数据寻址模式 108
2.18.3 x86整数操作 110
2.18.4 x86指令编码 112
2.18.5 x86总结 112
2.19 实例：ARMv8指令集的其他部分 113
2.19.1 完整的ARMv8整数算术逻辑指令 114
2.19.2 完整的ARMv8整数数据传输指令 116
2.19.3 完整的ARMv8分支指令 117
2.20 谬误与陷阱 118
2.21 本章小结 119
2.22 历史观点与拓展阅读 121
2.23 练习题 121
第3章 计算机的算术运算 128
3.1 引言 128
3.2 加法和减法 128
3.3 乘法 131
3.3.1 顺序乘法算法及硬件 131
3.3.2 有符号乘法 134
3.3.3 更快速的乘法 134
3.3.4 LEGv8中的乘法 134
3.3.5 小结 135
3.4 除法 135
3.4.1 除法算法及硬件 135
3.4.2 有符号除法 137
3.4.3 更快速的除法 138
3.4.4 LEGv8中的除法 138
3.4.5 小结 139
3.5 浮点运算 140
3.5.1 浮点表示 141
3.5.2 异常和中断 142
3.5.3 IEEE 754浮点标准 142
3.5.4 浮点加法 145
3.5.5 浮点乘法 148
3.5.6 LEGv8中的浮点指令 150
3.5.7 算术精确性 154
3.5.8 小结 156
3.6 并行与计算机算术：子字并行 157
3.7 实例：x86中的流处理SIMD扩展和高级向量扩展 158
3.8 实例：其他的ARMv8算术指令 160
3.8.1 完整的ARMv8整数和浮点算术指令 160
3.8.2 完整的ARMv8 SIMD指令 161
3.9 加速：子字并行和矩阵乘法 163
3.10 谬误与陷阱 166
3.11 本章小结 168
3.12 历史观点与拓展阅读 171
3.13 练习题 171
第4章 处理器 175
4.1 引言 175
4.1.1 一种基本的LEGv8实现 176
4.1.2 实现概述 176
4.2 逻辑设计的一般方法 178
4.3 建立数据通路 180
4.4 一种简单的实现机制 187
4.4.1 ALU控制 187
4.4.2 主控制单元的设计 188
4.4.3 数据通路的操作 191
4.4.4 完成控制单元 194
4.4.5 为什么不使用单周期实现 195
4.5 流水线概述 197
4.5.1 面向流水线的指令集设计 200
4.5.2 流水线冒险 200
4.5.3 流水线概述小结 206
4.6 流水线数据通路及其控制 207
4.6.1 图形化表示的流水线 215
4.6.2 流水线控制 218
4.7 数据冒险：旁路与阻塞 221
4.8 控制冒险 231
4.8.1 假定分支不发生 231
4.8.2 减少分支延迟 232
4.8.3 动态分支预测 234
4.8.4 流水线小结 236
4.9 异常 236
4.9.1 LEGv8体系结构中的异常处理 237
4.9.2 流水线实现中的异常 238
4.10 指令级并行 241
4.10.1 推测的概念 242
4.10.2 静态多发射 243
4.10.3 动态多发射 246
4.10.4 动态流水线调度 247
4.10.5 能耗效率与高级流水线 249
4.11 实例：ARM Cortex-A53和Intel Core i7流水线 250
4.11.1 ARM Cortex-A53 251
4.11.2 Intel Core i7 920 253
4.11.3 Intel Core i7 920的性能 255
4.12 加速：指令级并行和矩阵乘法 256
4.13 高级主题：采用硬件设计语言描述和建模流水线的数字设计技术以及更多流水线示例 258
4.14 谬误与陷阱 258
4.15 本章小结 259
4.16 历史观点与拓展阅读 260
4.17 练习题 260
第5章 大容量和高速度：开发存储器层次结构 271
5.1 引言 271
5.2 存储器技术 275
5.2.1 SRAM技术 275
5.2.2 DRAM技术 275
5.2.3 闪存 277
5.2.4 磁盘存储器 277
5.3 cache的基本原理 279
5.3.1 cache访问 280
5.3.2 cache缺失处理 285
5.3.3 写操作处理 285
5.3.4 cache实例：Intrinsity FastMATH处理器 287
5.3.5 小结 289
5.4 cache性能的评估和改进 289
5.4.1 通过更灵活的块放置策略来减少cache缺失 292
5.4.2 在cache中查找块 295
5.4.3 替换块的选择 296
5.4.4 使用多级cache减少缺失代价 297
5.4.5 通过分块进行软件优化 299
5.4.6 小结 303
5.5 可信存储器层次结构 303
5.5.1 失效的定义 303
5.5.2 纠1检2汉明码（SEC/DED） 305
5.6 虚拟机 308
5.6.1 虚拟机监视器的要求 309
5.6.2 指令集体系结构（缺乏）对虚拟机的支持 309
5.6.3 保护和指令集体系结构 310
5.7 虚拟存储器 310
5.7.1 页的存放和查找 313
5.7.2 缺页故障 315
5.7.3 用于大型虚拟地址的虚拟内存 316
5.7.4 关于写 318
5.7.5 加快地址转换：TLB 318
5.7.6 Intrinsity FastMATH TLB 319
5.7.7 集成虚拟存储器、TLB和cache 322
5.7.8 虚拟存储器中的保护 323
5.7.9 处理TLB缺失和缺页 324
5.7.10 小结 326
5.8 存储器层次结构的一般框架 328
5.8.1 问题1：块放在何处 328
5.8.2 问题2：如何找到块 329
5.8.3 问题3：cache缺失时替换哪一块 330
5.8.4 问题4：写操作如何处理 330
5.8.5 3C：一种理解存储器层次结构行为的直观模型 331
5.9 使用有限状态机控制简单的cache 332
5.9.1 一个简单的cache 333
5.9.2 有限状态机 333
5.9.3 一个简单cache控制器的有限状态机 335
5.10 并行与存储器层次结构：cache一致性 336
5.10.1 实现一致性的基本方案 337
5.10.2 监听协议 337
5.11 并行与存储器层次结构：廉价冗余磁盘阵列 339
5.12 高级主题：实现cache控制器 339
5.13 实例：ARM Cortex-A53和Intel Core i7的存储器层次结构 339
5.14 实例：ARMv8系统的剩余部分以及特殊指令 343
5.15 加速：cache分块和矩阵乘法 345
5.16 谬误与陷阱 346
5.17 本章小结 349
5.18 历史观点与拓展阅读 350
5.19 练习题 350
第6章 并行处理器：从客户端到云 362
6.1 引言 362
6.2 创建并行处理程序的难点 364
6.3 SISD、MIMD、SIMD、SPMD和向量 367
6.3.1 x86中的SIMD：多媒体扩展 368
6.3.2 向量 368
6.3.3 向量与标量 370
6.3.4 向量与多媒体扩展 370
6.4 硬件多线程 372
6.5 多核和其他共享内存多处理器 375
6.6 图形处理单元 378
6.6.1 NVIDIA GPU体系结构简介 379
6.6.2 NVIDIA GPU存储结构 380
6.6.3 正确理解GPU 381
6.7 集群、仓储式计算机和其他消息传递多处理器 383
6.8 多处理器网络拓扑简介 386
6.9 与外界通信：集群网络 389
6.10 多处理器基准测试程序和性能模型 389
6.10.1 性能模型 391
6.10.2 Roof?line模型 392
6.10.3 两代Opteron的比较 393
6.11 实例：Intel Core i7 960
和NVIDIA Tesla GPU的评测及Roof?line模型 396
6.12 加速：多处理器和矩阵乘法 399
6.13 谬误与陷阱 402
6.14 本章小结 403
6.15 历史观点与拓展阅读 405
6.16 练习题 405
附录A 逻辑设计基础 414
索引 470
网络内容
附录B 图形处理单元
附录C 控制器的硬件实现
附录D RISC指令集体系结构
术语表
扩展阅读
赞誉
译者序
前言
作者简介
第1章 计算机的抽象与技术 1
1.1 引言 1
1.1.1 计算机应用的分类和特点 2
1.1.2 欢迎来到后PC时代 3
1.1.3 你能从本书中学到什么 4
1.2 计算机体系结构中的8个伟大思想 6
1.2.1 面向摩尔定律的设计 6
1.2.2 使用抽象简化设计 7
1.2.3 加速大概率事件 7
1.2.4 通过并行提高性能 7
1.2.5 通过流水线提高性能 7
1.2.6 通过预测提高性能 7
1.2.7 存储器层次结构 7
1.2.8 通过冗余提高可靠性 7
1.3 程序表象之下 8
1.4 硬件包装之下 10
1.4.1 显示器 11
1.4.2 触摸屏 12
1.4.3 打开机箱 13
1.4.4 数据的安全存储 15
1.4.5 与其他计算机通信 16
1.5 处理器和存储器制造技术 17
1.6 性能 20
1.6.1 性能的定义 20
1.6.2 性能的度量 22
1.6.3 CPU的性能及其度量因素 24
1.6.4 指令的性能 24
1.6.5 经典的CPU性能公式 25
1.7 功耗墙 28
1.8 沧海巨变：从单处理器向多处理器转变 29
1.9 实例：Intel Core i7基准测试 32
1.9.1 SPEC CPU基准测试程序 32
1.9.2 SPEC功耗基准测试程序 34
1.10 谬误与陷阱 34
1.11 本章小结 36
1.12 历史观点与拓展阅读 37
1.13 练习题 38
第2章 指令：计算机的语言 42
2.1 引言 42
2.2 计算机硬件的操作 44
2.3 计算机硬件的操作数 46
2.3.1 存储器操作数 47
2.3.2 常数或立即数操作数 50
2.4 有符号数和无符号数 51
2.5 计算机中指令的表示 56
2.6 逻辑操作 61
2.7 决策指令 64
2.7.1 循环 65
2.7.2 边界检查的简便方法 67
2.7.3 case/switch语句 67
2.8 计算机硬件对过程的支持 68
2.8.1 使用更多的寄存器 69
2.8.2 过程嵌套 71
2.8.3 在栈中为新数据分配空间 73
2.8.4 在堆中为新数据分配空间 74
2.9 人机交互 76
2.10 LEGv8中的宽立即数和地址的寻址 79
2.10.1 宽立即数 79
2.10.2 分支中的寻址 80
2.10.3 LEGv8寻址模式总结 82
2.10.4 机器语言解码 82
2.11 并行与指令：同步 86
2.12 翻译并启动程序 88
2.12.1 编译器 88
2.12.2 汇编器 89
2.12.3 链接器 90
2.12.4 加载器 92
2.12.5 动态链接库 92
2.12.6 启动Java程序 94
2.13 综合实例：C排序程序 95
2.13.1 swap过程 95
2.13.2 sort过程 97
2.14 数组和指针 101
2.14.1 用数组实现clear 102
2.14.2 用指针实现clear 102
2.14.3 比较两个版本的clear 103
2.15 高级主题：编译C和解释Java 104
2.16 实例：MIPS指令集 104
2.17 实例：ARMv7（32位）指令集 105
2.18 实例：x86指令集 106
2.18.1 Intel x86的演进 107
2.18.2 x86寄存器和数据寻址模式 108
2.18.3 x86整数操作 110
2.18.4 x86指令编码 112
2.18.5 x86总结 112
2.19 实例：ARMv8指令集的其他部分 113
2.19.1 完整的ARMv8整数算术逻辑指令 114
2.19.2 完整的ARMv8整数数据传输指令 116
2.19.3 完整的ARMv8分支指令 117
2.20 谬误与陷阱 118
2.21 本章小结 119
2.22 历史观点与拓展阅读 121
2.23 练习题 121
第3章 计算机的算术运算 128
3.1 引言 128
3.2 加法和减法 128
3.3 乘法 131
3.3.1 顺序乘法算法及硬件 131
3.3.2 有符号乘法 134
3.3.3 更快速的乘法 134
3.3.4 LEGv8中的乘法 134
3.3.5 小结 135
3.4 除法 135
3.4.1 除法算法及硬件 135
3.4.2 有符号除法 137
3.4.3 更快速的除法 138
3.4.4 LEGv8中的除法 138
3.4.5 小结 139
3.5 浮点运算 140
3.5.1 浮点表示 141
3.5.2 异常和中断 142
3.5.3 IEEE 754浮点标准 142
3.5.4 浮点加法 145
3.5.5 浮点乘法 148
3.5.6 LEGv8中的浮点指令 150
3.5.7 算术精确性 154
3.5.8 小结 156
3.6 并行与计算机算术：子字并行 157
3.7 实例：x86中的流处理SIMD扩展和高级向量扩展 158
3.8 实例：其他的ARMv8算术指令 160
3.8.1 完整的ARMv8整数和浮点算术指令 160
3.8.2 完整的ARMv8 SIMD指令 161
3.9 加速：子字并行和矩阵乘法 163
3.10 谬误与陷阱 166
3.11 本章小结 168
3.12 历史观点与拓展阅读 171
3.13 练习题 171
第4章 处理器 175
4.1 引言 175
4.1.1 一种基本的LEGv8实现 176
4.1.2 实现概述 176
4.2 逻辑设计的一般方法 178
4.3 建立数据通路 180
4.4 一种简单的实现机制 187
4.4.1 ALU控制 187
4.4.2 主控制单元的设计 188
4.4.3 数据通路的操作 191
4.4.4 完成控制单元 194
4.4.5 为什么不使用单周期实现 195
4.5 流水线概述 197
4.5.1 面向流水线的指令集设计 200
4.5.2 流水线冒险 200
4.5.3 流水线概述小结 206
4.6 流水线数据通路及其控制 207
4.6.1 图形化表示的流水线 215
4.6.2 流水线控制 218
4.7 数据冒险：旁路与阻塞 221
4.8 控制冒险 231
4.8.1 假定分支不发生 231
4.8.2 减少分支延迟 232
4.8.3 动态分支预测 234
4.8.4 流水线小结 236
4.9 异常 236
4.9.1 LEGv8体系结构中的异常处理 237
4.9.2 流水线实现中的异常 238
4.10 指令级并行 241
4.10.1 推测的概念 242
4.10.2 静态多发射 243
4.10.3 动态多发射 246
4.10.4 动态流水线调度 247
4.10.5 能耗效率与高级流水线 249
4.11 实例：ARM Cortex-A53和Intel Core i7流水线 250
4.11.1 ARM Cortex-A53 251
4.11.2 Intel Core i7 920 253
4.11.3 Intel Core i7 920的性能 255
4.12 加速：指令级并行和矩阵乘法 256
4.13 高级主题：采用硬件设计语言描述和建模流水线的数字设计技术以及更多流水线示例 258
4.14 谬误与陷阱 258
4.15 本章小结 259
4.16 历史观点与拓展阅读 260
4.17 练习题 260
第5章 大容量和高速度：开发存储器层次结构 271
5.1 引言 271
5.2 存储器技术 275
5.2.1 SRAM技术 275
5.2.2 DRAM技术 275
5.2.3 闪存 277
5.2.4 磁盘存储器 277
5.3 cache的基本原理 279
5.3.1 cache访问 280
5.3.2 cache缺失处理 285
5.3.3 写操作处理 285
5.3.4 cache实例：Intrinsity FastMATH处理器 287
5.3.5 小结 289
5.4 cache性能的评估和改进 289
5.4.1 通过更灵活的块放置策略来减少cache缺失 292
5.4.2 在cache中查找块 295
5.4.3 替换块的选择 296
5.4.4 使用多级cache减少缺失代价 297
5.4.5 通过分块进行软件优化 299
5.4.6 小结 303
5.5 可信存储器层次结构 303
5.5.1 失效的定义 303
5.5.2 纠1检2汉明码（SEC/DED） 305
5.6 虚拟机 308
5.6.1 虚拟机监视器的要求 309
5.6.2 指令集体系结构（缺乏）对虚拟机的支持 309
5.6.3 保护和指令集体系结构 310
5.7 虚拟存储器 310
5.7.1 页的存放和查找 313
5.7.2 缺页故障 315
5.7.3 用于大型虚拟地址的虚拟内存 316
5.7.4 关于写 318
5.7.5 加快地址转换：TLB 318
5.7.6 Intrinsity FastMATH TLB 319
5.7.7 集成虚拟存储器、TLB和cache 322
5.7.8 虚拟存储器中的保护 323
5.7.9 处理TLB缺失和缺页 324
5.7.10 小结 326
5.8 存储器层次结构的一般框架 328
5.8.1 问题1：块放在何处 328
5.8.2 问题2：如何找到块 329
5.8.3 问题3：cache缺失时替换哪一块 330
5.8.4 问题4：写操作如何处理 330
5.8.5 3C：一种理解存储器层次结构行为的直观模型 331
5.9 使用有限状态机控制简单的cache 332
5.9.1 一个简单的cache 333
5.9.2 有限状态机 333
5.9.3 一个简单cache控制器的有限状态机 335
5.10 并行与存储器层次结构：cache一致性 336
5.10.1 实现一致性的基本方案 337
5.10.2 监听协议 337
5.11 并行与存储器层次结构：廉价冗余磁盘阵列 339
5.12 高级主题：实现cache控制器 339
5.13 实例：ARM Cortex-A53和Intel Core i7的存储器层次结构 339
5.14 实例：ARMv8系统的剩余部分以及特殊指令 343
5.15 加速：cache分块和矩阵乘法 345
5.16 谬误与陷阱 346
5.17 本章小结 349
5.18 历史观点与拓展阅读 350
5.19 练习题 350
第6章 并行处理器：从客户端到云 362
6.1 引言 362
6.2 创建并行处理程序的难点 364
6.3 SISD、MIMD、SIMD、SPMD和向量 367
6.3.1 x86中的SIMD：多媒体扩展 368
6.3.2 向量 368
6.3.3 向量与标量 370
6.3.4 向量与多媒体扩展 370
6.4 硬件多线程 372
6.5 多核和其他共享内存多处理器 375
6.6 图形处理单元 378
6.6.1 NVIDIA GPU体系结构简介 379
6.6.2 NVIDIA GPU存储结构 380
6.6.3 正确理解GPU 381
6.7 集群、仓储式计算机和其他消息传递多处理器 383
6.8 多处理器网络拓扑简介 386
6.9 与外界通信：集群网络 389
6.10 多处理器基准测试程序和性能模型 389
6.10.1 性能模型 391
6.10.2 Roof?line模型 392
6.10.3 两代Opteron的比较 393
6.11 实例：Intel Core i7 960
和NVIDIA Tesla GPU的评测及Roof?line模型 396
6.12 加速：多处理器和矩阵乘法 399
6.13 谬误与陷阱 402
6.14 本章小结 403
6.15 历史观点与拓展阅读 405
6.16 练习题 405
附录A 逻辑设计基础 414
索引 470
网络内容
附录B 图形处理单元
附录C 控制器的硬件实现
附录D RISC指令集体系结构
术语表
扩展阅读
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