书籍详情
PCI系统结构
作者：（美）DonAnderson著；刘晖等译；刘晖译
出版社：电子工业出版社
出版时间：2001-03-01
ISBN：9787505360730
定价：¥98.00
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内容简介
PCI（周边器件互连）是当今个人计算机的主流总线结构，用于周边设备与计算机中央处理之间的快速通信，是构筑个人计算机的基础。本书是对PCI总线规范的全面详细的指南，在美国已连续修订4版，印刷十余次。本书以汉英对照形式编排，是所有涉及PCI总线的硬件和软件设计和测试人员一本难得的参考书。
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暂缺《PCI系统结构》作者简介
目录
关于本书
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注意事项
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背景知识
数据类型定义
文件惯例
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第 1章 PCI简介
1.1 PCI总线的历史
1.2 PCI总线的特点
l.3 PCI设备与功能
1.4 遵循的技术规范
1.5 如何获得PCI总线技术规范
第2章 PCI总线操作简介
2.1 突发传送
2.2 起动方、目标和代理
2.3 单功能与多功能PCI设备
2.4 PCI总线时钟
2.5 地址段
2.6 声明一个交易
2.7 数据段
2.8 交易过程
2.9 交易完成与总线返回空闲状态
2.10 对非法操作的反应
2.11 绿色机器
第3章 反射波转换简介
3.1 每条电路都是一条传送线
3.2 老方法：人射波转换
3.3 PCI方法：反射波转换
3.4 时钟信号（CLK）
3. 5复 位（ RST＃）与 64位请求（ REQ64＃）信号时序
3.6 减慢时钟可以增加总线长度
第4章 信号组
4.1 简介
4.2 系统信号
4.2.1PCI时钟信号（CLK）
4.2.2 CLKRUN#信号
4.2.3 复位信号(ST＃）
4.3 地址／数据总线、命令总线和字节使能
4.4 防止过大的电流泄漏
4.5 交易控制信号
4.6 仲裁信号
4.7 中断请求信号
4.8 错误报告信号
4.8.1 数据奇偶校验错
4 8 2 系统错
4.9 Cache支持（侦测结果）信号
4. 10 64位扩展信号
4.11 资源锁定
4.12 JTAG／边界扫描信号
4.13 中断请求引脚
4.14 PME＃和3.3Vaux
4.15 边带信号
4.16 信号类型
4.17 设备不能同时驱动和接收一个信号
4.18 中央资源功能
4. 19 负向译码（通过 ISA桥）
4.19.1 背景
4.19.2 调节负向译码器
4. 20 阅读时序图
第 5章 PCI总线仲裁
5.1 仲裁器
5.2 仲裁算法
5.3 公平仲裁举例
5.4 主设备希望执行多次交易
5.5 隐式总线仲裁
5.6 总线停放
5.7 请求／确认时序
5.8 双主设备间的仲裁举例
5.9 在复位（RST＃）时请求信号（REQ ＃）和确认信号（GNT)
5.10 从插入式连接器的请求信号（REQ ＃）上拉
5.11 损坏的主设备
第6章 主设备与目标延迟
6.1 第一次交易起动前的强制性延迟
6.2 总线访问延迟
6.3 2.1版前的设备可能是坏孩子
6.4 防止主设备独占总线
6.4.1 主设备必须在8个时钟周期内传送数据
6.4.2 在最后数据传送之后的时钟周期使 IRDY＃失效
6.4.3 延迟定时器防止主设备独占总线
6.5 防止目标独占总线
6.5.1 概述
6. 5. 2 目标必须迅速传送数据
6.5.3 在初始化时间的目标延迟
6.5.4 延迟的交易
6.6 报告改进了存储器写性能
6.6.1 概述
6.6.2 组合
6 6 3 字节合并
6.6.4 崩溃是禁止的
6.7 存储器写最大完成限制
6.8 交易顺序和死锁
第7章 命令
7.1 简介
7.2 中断确认命令
7.2.1 简介
7.2.2 背景
7.2.3 HOSVPCI桥中断确认的处理
7.2.4 PCI中断确认交易
7.2.5 PowerPC PReP中断请求的处理
7.3 专用周期命令
7.3.1 概述
7.3.2 在软件控制下的专用周期生成
7.3.3 专用周期交易
7.4 IO读和写命令
7.5 访问存储器
7.5.1 目标支持批量命令是可选的
7.5.2 Cache行容量寄存器与批量命令
7.5.3 批量命令是可选的性能提升工具
7.5.4 桥必须丢弃主设备役使用的预提取数据.
7.5.5 写存储器
7.5.6 关于存储器传送的更多信息
7.6 配置读和写命令
7.7 双地址周期
7.8 保留的总线命令
第8章 读传送
8.1 关于读和写的一些基本规则
8.2 奇偶校验
8.3 单数据段读交易举例
8.4 突发读交易举例
8.5 在读或写期间字节使能的处理
8.5.1 在进入数据段时出现的字节使能
8.5.2 在每个数据段中字节使能可以改变
8.5.3 没有有效字节使能的数据段
8.5.4 具有有限字节使能支持的目标
8.5.5 字节使能采样的规则
8.5.6 可以忽略字节使能的情况
8.6 读交易时的性能
第9章 写传送
9.1 单数据段写交易举例
9.2 突发写交易举例
9.3 写交易时的性能
第10章 存储器和IO寻址
10.1 存储器寻址
10.1.1 起始地址
10.1.2 在存储器突发时的寻址顺序
10.2 PCI IO寻址
10.2.1 不要合并处理器IO写
10.2.2 概述
10.2.3 由具有完整IO汉字的设备译码
10.2.4 由具有8位或16位端口的设备译码
10.2.5 未受支持的字节使能组合导致目标失败
10.2.6 空的第一个数据段是合法的
10.2.7 IO地址管理
10.2.8 当IO目标不支持多数据段交易时
10.2.9 原有的IO译码
第11章 快速背靠背和步进
11.1 快速背靠背交易
11. 1. l 实现快速背靠背能力的决定
11.1.2 情况且：主设备保证没有冲突
11.1.3 情况2：目标保证没有冲突
11. 2 地址／数据步进
11.2.1 优点：减少的电流泄漏和交叉干扰
11.2.2 为什么目标在步进过程中不能锁存地址
112. 3 数据步进
11.2.4 设备如何表示使用步进的能力
11. 2. 5 设计者可以步进地址、数据、PAR(和PAR64）与 IDSEL
11.2.6 连续的和离散的步进
11. 2. 7 步进的缺点
11.2.8 在步进过程中的预占
11.2.9 损坏的主设备
11.2.10 步进举例
11. 2. 11 当不能使用步进时
11. 2. 12 谁必须支持步进？
第 12重 早期交易结束
12.1 简介
12.2 主设备起动的终止
12.2.1 预占的主设备
12.2.2 主设备失败：目标不能声明交易
12.3 目标起动的终止
12.3.1 STOP排信号将目标置于驱动者的地位
12. 3. 2 在交接周期不允许 STOP＃
12.3.3 连接断开
12 3 4 重试
12.3.5 目标失败
12.3.6 在重试／连接断开后尽快重复请求
12.4 目标起动的终止小结
第13章 错误检测与处理
13. l 状态位名称改变
13.2 PCI奇偶校验简介
13.3 PERR#信号
13.4 数据奇偶校验
13.4.1 数据奇偶校验的产生并在读交易检查
13.4.2 数据奇偶校验的产生并在写交易检查
13.4.3 数据奇偶校验报告
13.4.4 从数据奇偶校验错恢复
13.4.5 特殊情况：在专用周期的数据奇偶校验错
13.4.6 没有 PERR＃要求的设备
13.5 SERR＃信号
13.5.1 地址段奇偶校验
13 5 2 系统错
第14章 中断
14.1 向处理器发送中断的三种方法
14.2 使用引脚与使用 MSI能力
14. 3 单功能 pCI设备
14.4 多功能 PCI设备
14.5 INTX#引脚到系统板电路的连接
14. 6 中断路由
14.6.1 概述
14.6.2 在PCI规范中推荐的路由
14.6.3 BIOS知道中断电路布局
14.6.4 专门设计的芯片组具有可编程中断路由设备
14.6.5 中断路由信息
14.7 中断路由表
14.7.1 概述
14.7.2 寻找中断路由表
14.8 PCI中断是共享的
14.9 挂起中断
14.10 中断链
14.10.1 概述
14.10 2 步骤1：初始化中断的全部入口到虚设的处理程序
14.10.3 步骤2：初始化嵌入式设备的全部人口
14. 10.4 步骤 3：挂起嵌入式设备 BIOS例程的人口
14.10.5 步骤4：执行扩展总线ROM扫描
14.10.6 步骤5：执行PCI设备扫描
14.10.7 步骤6：装载操作系统
14.10.8 步骤7：操作系统装载和调用驱动程序的初始化代码
14. 11 为每个中断级建立联系列表
14.12 服务共享中断
14.12.1 情况举例
14.12.2 两个设备同时产生请求
14.12.3 处理器被中断并请求向量
14.12.4 执行第一个处理程序
14.12.5 跳到联系列表中的下一个驱动程序
14.12.6 跳到虚设的处理程序：控制返回被中断的程序
14.13 隐式的优先级方案
14. 14 中断与 PCI.PCI桥
14. 15 消息信号中断（ MSI）
14.15.1 简介
14.15.2 MSI中断的优点
14.15.3 MSI配置的基础
14.15.4 产生MSI中断请求的基础
14.15.5 桥如何处理存储器写
14.15.6 当中断处理程序处理时存储器已经同步
14.15.7 中断延迟
14.15.8 MSI不是共享的
14.15.9 MSI是一种新的能力类型
14.15.10 MSI能力寄存器组的描述
14. 15. 11 消息写操作能够具有损坏的结尾
14.15.12 一些规定、建议
第 15章 64位PCI扩展
15. 1 64位数据传送与 64位寻址：独立的能力.
15. 2 64位扩展信号
15.3 在32位插入式连接器上的位卡
15.4 在未使用时.上拉防止64位扩展的漂移.
15.4.1 问题：32位的PCI连接器上的64位插卡
15.4.2 64位插卡如何确定所安装插糟的类型
15.5 64位数据传送能力
15.5.1 只有存储器命令可以使用64位传送
15.5.2 起始地址四字排列
15.5.3 64位主设备与64位目标
15.5.4 64位主设备与32位目标
15.5.5 空数据段举例
15. 5. 6 32位主设备与 64位目标
15.5.7 执行一个 64位传送
15.6 64位寻址
15.6.1 寻址4GB以上的存储器
15 6 2 简介
15.6.3 64位寻址协议
15.6.4 对负向泽码时序的影响
15.6.5 对主设备失败时序的影响
15.6.6 地址步进
15.6.7 在单数据段交易中的 FRAME＃时序
15.7 64位奇偶校验
15.7.1 地址段奇偶校验
15.7.2 数据段奇偶校验
第 16章 66MHZ PCI的实现
16.1 简介
16.2 66MHZ使用 3.3V信号环境
16.3 器件如何表示对66MHZ的支持
16. 3. 1 66MHZ能力状态位
16.3.2 M66EN信号
16.3.3 时钟发生器如何设定其频率
16.4 时钟必须是66MHZ吗？
16.5 时钟信号源与路由
16.6 停下时钟和改变时钟频率
16.7 66MHZ器件如何确定总线速率
16.8 具有独立总线的系统主板
16.9 可获得的最大流通量
16.10 电气特性
16. 11 延迟规定
16.12 66MHZ器件推荐的引脚排列
16.13 增加更多的负载与／或加长总线
16.14 插入式连接器的数目
第17章 配置地址空间简介
17.1 简介
17.2 PCI设备与 PCI功能
17. 3 三种地址空间： I／O、存储器与配置
17.4 主桥不需要实现配置空间
17.5 具有一个 PCI总线的系统
第18章 配置交易
18.1 谁执行配置？
18. 2 总线结构
18.2.1 简介
18.2.2 情况1：目标总线是PCI总线0
18.2.3 情况2：目标总线是PCI总线0的下级
18.3 在 RST＃后必须在 2时钟之内对配置访问作出反应
18.4 配置机构简介
18.5 配置机构＃l（唯一的机构！）
18.5.1 背景
18.5.2 配置机构 ＃l描述
18.5.3 专用周期的软件产生
18.6 配置机构 ＃ 2（向下兼容）
18.6. l 基本配置机构＃ 2
18.6.2 配置空间使能CSE寄存器
18.6.3 前向寄存器
18.6.4 对主总线上同级桥的支持
18.6.5 专用周期的产生
18. 7 PowerPC PReP配置机构
18.8 类型0配置交易
18.8.1 地址段
18.8.2 IDSEL的实现
18.8.3 进入数据段.译码开始
18.8.4 类型0配置交易举例
18.9 类型1配置交易
18. 9. l 描述
18.9.2 专用周期请求
18.10 目标设备不存在
18. 11 允许配置突发交易
18.12 不允许64位配置交易
第19章 配置专存器
19.1 配置首部区简介
19.2 强制性的首部寄存器
19.2. l 简介
19.2.2 用于识别设备驱动程序的寄存器
19.2.3 命令寄存器
19.2.4 状态寄存器
19.2.5 首部类型寄存器
19.3 其他首部寄存器
19.3.1 简介
19.3.2 Cache行容量寄存器
19.3.3 延迟定时器：时间片寄存器
19.3.4 BIST寄存器
19.3.5 基地址寄存器（BAR）
19.3.6 扩展ROM基地址寄存器
19.3.7 CardBus CIS指针
19.3.8 中断引脚寄存器
19.3.9 中断线寄存器
19.3. 10 Min_Gut寄存器：时间片请求
19. 3. 11 Max_Lat寄存器：优先级请求
19.4 新能力
19.4.1 配置首部空间不够大
19.4.2 发现存在的新能力
19.4.3 新能力列表看上去像什么
19.4.4 AGP能力
19. 4. 5 关键产品数据阿 PD）能力
19.5 用户定义特征（UDF）
第20章 扩展 ROM
20.书节ROM的用途——用于引导过程的设备
20. 2 RO M检测
20. 3 RO M映射要求
20.4 ROM内容
20.4.1 多代码
20.4.2 一种代码的格式
20.5 初始化代码的执行
20.6 开放固件简介
20 6.1 简介
20.6.2 通用设备驱动程序格式
20.6.3 将资源列表传送到即插即用OS
20. 7 关键产品数据 （ PD）
20.7.1 在2.2版中从ROM移入配置空间
20.7.2 规范2.1版中V PD的实现
20.7.3 数据结构
第21章 插入卡与连接器
21.1 插入式连接器
21. 1. 1 32与64位连接器
21.1.2 3.3V与SV连接器
21.1.3 通用卡
21.1.4 共享槽
21. 1. 5 Riser卡
21.1.6 在插入式连接器上的侦测结果信号
21.2 PME共和3.3Vaux
21.3 插入卡
21.3.1 3.3V、SV和通用卡
21.3.2 长短格式卡
21.3.3 小PCI（SPCI）
21.3.4 器件层
21.3.5 保持边界扫描链的完整
21.3.6 插入卡的电源要求
21.3.7 插入卡的最大电路长度
21.3.8 每个共享信号一个负载
第22章 热插拔IWI
22.1 问题
22.2 解决方案
22.3 不改变适配器卡
22.4 软件元素
22. 4. l 概述
22.4.2 系统起动
22.5 硬件元素
22. 5. l 概述
22.5.2 提醒指示灯与可选的楷状态指示灯..
22.5.3 选项——电源坏检测器
22.5.4 选项——追踪系统电源使用情况
22. 6 卡的拔插过程
22.6.1 开关状态
22.6.2 基本的卡拔出过程
22.6.3 基本的卡插入过程
22.7 静止卡与驱动程序
22 7.1 概述...
22. 7. 2 暂停一个驱动程序（可选）
22.7.3 必须正确处理共享中断
22.7.4 静止控制多个设备的驱动
22.7.5 静止一个坏的卡
22.8 驱动程序第一次访问卡
22. 9 设备 RO M的处理
22. 10 谁来配置卡？
22. 11 存储器与／或 IO空间的有效利用
22. 12 槽识别
22.12.1 物理槽ID
22.12.2 逻辑槽 ID
22.12.3 PCI总线编号.设备编号
22.12.4 转换槽 ID
22. 13 插卡组
22.14 原始请求
22.15 关于昨1肪T＃的说明
22.16 关于66MHZ的说明
22.17 关于电源的说明
22.17.1 槽电源要求
22.17.2 卡连接到具有独立电源的设备
第23章 电源管理
23.1 在本章中电源管理简称为 P M
23.2 PCI总线PM接口规范——但首先
23.3 电源管理入门
23.3. I PC PM基础
23.3.2 当前的起始设计方案定义了总体电源管理
23.3.3 PCI电源管理与ACPI
23.4 PCI总线PM接口规范
23.4.1 原有的PCI设备——无标准PM方法
23.4.2 设备对PCI PM的支持（可选）
23.4 3 发现功能的PM能力
23.4.4 电源管理——PCI总线与PCI功能...
23. 4. 5 总线 P M状态转换
23.4.6 功能 PM状态
23.4.7 PM寄存器详细描述
23. 4. 8 P M事件的详细描述
23.5 OS电源管理功能调用
23.5.1 取得能力功能调用
23.5.2 设置电源状态功能调用
23.5.3 取得电源状态功能调用
23.6 BIOS／POST在起动时的责任
第24章 PCI-PCI桥
24.1 可大可小的总线结构
24.2 术语
24.3 系统举例
24.3.1 例一
24 3 2 例二
24.4 PCI.PCI桥：交通指挥
24.5 延迟规则
24.6 配置寄存器
24.6.1 概述
24.6.2 首部类型寄存器
24.6.3 关于设备ID的寄存器
24.6.4 总统编号寄存器
24.6.5 命令寄存器
24.6.6 状态寄存器
24.6.7 底板／槽编号寄存器简介
24.6.8 地址译码相关寄存器
24.6.9 Cache行容量寄存器
24. 6. 10 延迟定时寄存器
24.6. 11 BIST寄存器
24.6.12 中断相关的寄存器
24.7 配置过程
24.7.1 简介
24.7.2 总线编号分配
24.7.3 底板与糟编号分配
24.7.4 地址空间分配
24.7.5 IRQ分配
24.7.6 显示配置
24.8 配置与专用周期过滤
24.8.1 简介
24.8.2 专用周期交易
24.8.3 类型1配置交易
24.8.4 类型0配置访问
24.9 中断确认处理
24.10 具有负向译码特征的PCI.PCI桥
24. 11 复位
24. 12 仲裁
24. 13 中断支持
24.13.1 使用中断跟踪的设备
24. 13. 2 使用M SI的设备
24. 14 缓冲区管理
24.14.1 存储器写与使失效命令的处理
24.14.2 关于报告写缓冲区用法的规则
24.14.3 多数据段专用周期请求
24. 15 错误检测与处理
24.15.1 概述
24.15.2 处理地址段奇偶校验错
24.15.3 读数据段奇偶校验错
24.15.4 写数据段音偶校验错
24.15.5 处理主设备失败
24.15.6 处理目标失败
24.15.7 放弃定时器时间溢出
24. 15.8 在第二总线上处理 SERR＃
第25章 交易顺序与死锁
25.1 简单设备与桥的定义
25.1.1 简单设备
25.1.2 桥
25.2 简单设备：顺序规则与死锁
25.2.1 简单设备的顺序规则
25.2.2 与简单设备有关的死锁
25.3 桥：顺序规则与死锁
25.3.1 简介、
25.3.2 桥管理双向交通流量
25.3.3 生产者／消费者模型
25.3.4 一般顺序要求
25.3.5 延迟的交易顺序要求
25.3.6 桥顺序规则
25.3.7 销定延迟的交易与报告写
第 26章 PCI BIOS
26.1 PCI BIOS的用途
26.2 支持的OS环境
26 21 概述
26.2.2 实模式
26.2.3 286保护模式（16：贿）
26.2.4 386保护模式（32：32）
26.2.5 今天的os使用平模式（：32）
26.3 确定系统是否实现32位BIOS
26.4 确定 32位 BIOS支持的服务
26.5 确定32位BIOS是否支持PCI BIOS服务
26.6 调用 PCI BIOS
26.7 PCI BIOS存在调用
第27章 销定
27.12.2 规范重新定义锁定的用法
27.2 要求锁定的情况
27 2.1 概述
27.2.2 EISA主设备起动的以主存储器为目标的锁定的交易系列
27.2.3 处理器起动以EISA存储器为目标的锁定的交易系列
27.2.4 可能的死锁情况
27. 3 PCI解决方案：总线与资源锁定
27. 3. I LOCK＃信号
27.3.2 总线锁定：允许但不推荐
27.3.3 资源锁定：推荐的解决方案
27.4 64位寻址时 LOCK＃的使用
27.5 锁定与延迟的交易
27.6 锁定规则小结
27.6.1 主设备实现规则
27.6.2 目标实现规则
第 28章 CompactPCI与PMC
28.1 什么是ComnactPCI
28.2 CompactPCI卡与PCI兼容
28.3 基本PCI／ComoactPCI比较
28.4 基本定义
28.4.1 标准PCI环境
28.4.2 无源底板
28.4.3 连接器基础
28.4.4 前和后面板IO简介
28.4.5 CompactPCI卡简介
28.4.6 系统卡
28.4.7 周边卡
28.5 设计规则
28.5.1 连接器
28.5.2 系统与周边卡设计规则
28.5.3 前面板和前面板IO连接器
28.5.4 底板设计规则
28.5.5 后面板IO转换板
28. 6 热切换能力
28.6. 1 在 CompactPCIZ. l规范中添加 ENUM ＃信号.
28.6.2 电气插入与拔出的不同阶段
28.6.3 要求独立的时钟线
28.6.4 三种层次的实现
28.7 关于连接器编码键的电信应用问题
28.8 PCI背卡（PMC）
28.8.1 小尺寸可附加在CompactPCI卡上
28 8 2 规范
28.8.3 堆积高度与卡的厚度
28.8.4 PMC卡的连接器部分
28.8.5 前面板企口
28.8.6 PMC连接器
28.8.7 PMC后面板 IO映射到 3U后面板 IO
28.8.8 PMC后面板 IO映射到6U后面板 IO
附录——术语来
插图索引
1.1 pCI系统
1.2 PCI总线连接的PCI设备
2.1 突发数据传送举例
2.2 典型 PCI交易
3.1 沿一条信号线分布的设备负载
3.2 高电平信号反射与加倍
3.3 低电平信号反射与加倍
3.4 CLK信号时序特性
4.1 符合PCI的主设备信号
4.2 符合PCI的目标设备信号
4.3 CLKRU N＃信号用法
4.4 ISA桥是典型的负向译码代理
4.5 状态寄存器
4.6 典型PCI时序图
5.1 PCI总线仲裁器
5.2 最大延迟配置寄存器
5.3 仲裁机构举例
5.4 两个主设备间的PCI总线仲裁
6.1 访问延迟器件
6.2 在任意数据段互IRDY＃无效的最大时间是8个时钟周期
6.3 主设备延迟定时器是一个配置寄存器
6.4 延迟交易举例
7.1 典型PC模块图——单处理器
7.2 PCI中断确认交易
7.3 命令寄存器位的分配
7.4 专用周期交易
7.5 Cache行容量配置寄存器
7.6 系统模块图举例
8.1 单数据段读举例
8.2 读交易
8.3 优化读交易（无等待状态）
9.1 单数据段写交易举例
9.2 PCI写交易
9.3 优化写交易（无等待状态）
11.1 具有一个空状态的背靠背交易
11.2 快速背靠背访问的仲裁
11.3 命令寄存器位分配
11.4 状态寄存器位分配
11.5 地址与数据步进举例
12.1 由于预占和主设备延迟定时器超时引起的主设备起动终止
12.2 在单数据段交易上的主设备失败举例（注意：这不是一个专用周期）
12.3 在多数据段交易上的主设备失败举例
12.4 带有数据传送的连接断开 A——连接断开时 IRDY＃仍无效
12万 带有数据传送的连接断开 B——连接断开时 IRDY＃已有效
12.6 连接断开 l——当目标有效 STOP＃和无效 TRDY＃时. IRDY＃已有效.
12.7 连接断开 2——当目标有效 STOP＃和无效 TRDY＃时. IRDY＃仍无效.
12.8 IRDY ＃有效时收到的重试
12.9 IRDY＃无效时收到的重试
12.10 目标失败举例
13.1 读交易的奇偶校验
13.2 写交易的奇偶校验
13.3 PCI设备的配置命令寄存器
13.4 PCI设备的配置状态寄存器
13.5 地址奇偶校验的产生／检查
14.1 PCI逻辑设备的配置首部空间格式
14.2 推荐的中断设计
14.3 另一种中断布局
14.4 在一些老机器（1993／199）中的典型设计
14.5 推荐的PCI中断路由（当路由设备只有四个输入引脚时）
14.6 共享中断模型
14.7 单处理器PC
14.8 设备MSI配置过程
14.9 32位MSI能力寄存器组格式
14.10 64位 MSI能力寄存器组格式
14.11 消息控制寄存器
15.1 64位和32位位连接器
15.2 REQ64#信号路由
15.3 64位主设备与64位目标之间的传送
15.4 64位主设备与32位目标之间的传送
15.5 与64位目标进行单数据段64位传送时序图
15.6 与32位目标进行双数据段则位传送时序图
15.7 32位主设备读取地址在4GB以上的数据
15.8 进行64位数据传送的64位主设备读取地址在4GB以上的数据
16.1 配置状态寄存器
16.2 M66EN信号与 PCI时钟发生器的关系
16.3 具有双主桥的系统
16.4 33MHZ与66MHZ时序对比
17. I PCI功能的基本配置地址空间格式
17.2 具有一个PCI总线的系统
18. l 典型的 PC系统结构图
18.2 配置地址口 OCF8h
18.3 同级 H.St／PCI桥
18.4 配置空间使能（CSE）寄存器
18.5 桥的设备泽码器
18.6 设备 IDSEL引脚到上部 AD线的直接连接
18.7 设备IDSEL引脚到上部AD线的电阻耦合
18.8 在类型0配置访问的地址段中AD总线的内容
18.9 类型0配置读访问
18.10 类型 0配置写访问
18.11 在类型 1配置访问的地址段 AD总线的内容
18.12 类型1配置读访问
18.13 类型1配置写访问
18.14 状态寄存器
19.1 PCI功能配置首部的格式
19.2 类代码寄存器
19.3 命令寄存器位分配
19.4 状态寄存器位分配
19.5 首部类型寄存器位分配
19.6 BIST寄存器位分配
19.7 存储器基地址寄存器位分配
19.8 IO基地址寄存器位分配
19.9 扩展ROM基地址寄存器位分配
19.10 PCI状态寄存器
19.11 新能力指针寄存器
19.12 一个新能力列表人口的通用格式
19.13 AGP能力寄存器组的格式
19.14 VPD能力寄存器
20.1 扩展 RO M基地址寄存器位分配
20.2 首部类型0配置寄存器格式
20.3 一个设备ROM中包含的多代码
20.4 代码格式
20.5 初始化代码人口的AL内容
21.1 32位与64位连接器
21.2 卡存在18号
21.3 3.3V、SV和通用卡
21.4 ISA／EISA单元扩展槽
21.5 微通道单元扩展槽
21.6 推荐的 PCI元件百间顺序
22.1 热插拔硬件／软件元素
23.1 OS、设备驱动程序、总线驱动程序、PCI寄存器和 ACPI的关系.
23.2 OS将一个PCI功能恢复到全功率的举例
23.3 OS在PCI总线上将全部功能掉电然后总线掉电的举例
23.4 OS准备一项功能.在设备指定事件发生时将系统唤醒
23.5 PCI配置状态寄存器
23.6 PCI配置首部寄存器
23.7 PCI电源管理能力寄存器组
23.8 系统结构图
23.9 总线电源管理状态转换
23.10 PCI功能电源管理状态转换
23.11 PCI功能的 PM寄存器
23.12 只读电源管理能力（PMC）寄存器
23.13 电源管理控制／状态（PMCSR）寄存器
23.14 PM寄存器
23.15 PCI.PCI桥支持扩展（PMCSR＿BSE）寄存器
23.16 情况举例——振铃检测生成 PME
23.17 PME ＃电路设计举例
23.18 3.3Vaux存在检测与源选择逻辑
24.1 基本桥术语
24.2 系统举例—
24.3 系统举例
24.4 PCI.PCI桥的配置寄存器
24.5 首部类型寄存器
24.6 类代码寄存器
24.7 命令寄存器
24.8 桥控制寄存器
24.9 第一接口状态寄存器
24.10 第二状态寄存器
24.11 底板与槽编号寄存器
24.12 IO基寄存器
24.13 IO限制寄存器
24.14 IO过滤行为举例
24.15 问题： ISA桥与 PCI.PCI桥驻留在同一 PCI总线上
24.16 预提取存储器基寄存器
24.17 预提取存储器限制寄存器
24. 18 存储器映射 IO基寄存器
24.19 存储器映射IO限制寄存器
24.20 主席板
24.21 底板和槽编号寄存器
24.22 槽编号寄存器
24.23 底板举例—
24.24 底板举例二
24.25 底板举例三
24.26 系统举例
24.27 在一个系统中的V GA和GFX显示适配器
24.28 在同一总线上的两个适配器
24.29 在不同总线上的两个适配器
24.30 起始与目的总线
24.31 延迟 IO或配置写通过桥
24.32 报告写错误处理
24.33 桥控制寄存器
24.34 从第H总线传送 SERR＃到第一总线的策略
24.35 第二状态寄存器
25.1 具有PCI.PCI桥的系统
25.2 生产者／消费者模型举例
25.3 顺序规则 5举例
25.4 顺序规则6举例
25.5 顺序规则 7举例
26.1 BI OS存在调用后的AL内容
27.1 可能的死锁情况
27.2 建立锁定
27.3 尝试访问一个被锁定的目标
27.4 系列的最后一个交易与锁定的释放
28.1 典型的CompactPCI底板
28.2 Compact PCI卡举例
28.3 3U卡外形
28.4 6U卡外形
28.5 卡前面板举例
28.6 3U底板
28.7 具有模块电源连接器的 3 U底板
28.8 典型的6U底板
28.9 模块电源连接器
28.10 槽2、3、4.5的共享时钟分配
28.11 PCI信号的H极管端接
28.12 后面板 IO转换卡
28.13 PMC卡侧视图
28.14 PMC卡连接器及其安装在兰卡上的视图
表格索引
1 PC系统结构图书系列
1.1 PCI主要特点
l.2 本书所基于的文件
4.1 字节使能在数据通道和当前寻址的双字空间的映射.
4.2 在数据段字节使能的泽码
4.3 PCI接口控制信号
4.4 Cache侦测结果信号
4.5 64位扩展
4.6 边界扫描信号
4.7 PCI信号类型
5.1 总线状态
6.1 访问延迟器件
7.1 PCI命令类型
7.2 规范中定义的消息类型
7.3 读命令的参考用法
10.1 存储器突发地址顺序
10.2 IO寻址举例
1.11 资格要求
12.1 目标起动的终止小结
14.1 硬连接到中断引脚寄存器的值
14.2 X86 PC平台的中断线寄存器的值
14.3 PCI中断路由表
14.4 PCI中断路由表中槽入口的格式
14.5 ISA中断向量
14.6 中断优先级方案
14.7 消息控制寄存器的格式与用法
16.1 66MHZ能力位设置组合
16.2 66MHZ时序参数
18.1 EISA PC IO空间用法
18.2 从C00h到 CFFFh IO范围内的 IO空间
19.1 定义的类代码
19.2 类代码外版本 l.0）
19.3 类代码1：大容量存储控制器
19.4 类代码2：网络控制器
19.5 类代码3：显示控制器
19.6 类代码4：多媒体设备
19.7 类代码5：存储器控制器
19.8 类代码 6：桥设备
19.9 类代码7：简单通信控制器
19.10 类代码8：基系统周边
19.11 类代码 9：输入设备
19.12 类代码 A：安装台
19.13 类代码B：处理器
19.14 类代码C：串行总线控制器
19.15 类代码D：无线控制器
19.16 类代码E：智能IO控制器
19.17 类代码 F：卫星通信控制器
19.18 类代码10H：加密／解密控制器
19.19 类代码llH：数据采集和信号处理控制器
19.20 IDE编程接四字节译码的定义
19.2.1 命令寄存器位分配
19.2.2 状态寄存器位分配
19.2.3 BIST寄存器位分配
19.2.4 当前分配的能力ID
19.25 AGP状态寄存器（偏移地址 CAP＿PTR十4)
19.26 AGP命令寄存器（偏移地址 CAP＿ PTR＋ 8）
19.27 VDP数据结构的基本格式
19.28 识别字符串标签的格式
19.29 VPD- R描述器的格式
19.30 读或读／写关键字人口的通用格式
19.31 只读VPD关键字列表
19.3.2 扩展能力（CP）关键字格式
19.33 校验和关键字格式
l9.34 VPD.W描述器的格式
19.35 读／写VPD关键字列表
19.36 VPD列表举例
20.1 PCI扩展 ROM首部格式
20.2 在ROM首都中的PC兼容处理器／结构数据区
20.3 PCI扩展ROM数据结构格式
20.4 VPD解释器格式
20.5 推荐单元
20.6 一定条件推荐单元
20.7 其他单元
20.8 VDP数据结构举例
21. 1 PCI插入卡弓脚
21.2 插卡电源要求指示卡存在信号
21.3 要求的电源电流源容量（每连接器）
22.1 主要热插拔软件元素介绍
22.2 主要热插拔硬件元素
22.3 槽识别器
22.4 原始请求
22.5 槽电源要求
23.1 PC PM的主要软件／硬件元素
23.2 当前设计起始文件定义的系统 P M状态
23.3 当前设备级 PM状态的定义、
23.4 当前的设备 PM状态的简述
23.5 省缺设备类型PM状态
23.6 PCI总线PM状态的基本描述
23.7 总线电源管理（ PM）状态
23.8 引起桥的 P M状态与第二总线 P M状态的关系
23.9 DO电源管理策略
23.10 DI电源管理策略
23.11 D1电源管理策略
23.12 m热电源管理策略
23.13 m冷电源管理策略
23.14 功能状态转换的描述
23.15 功能状态转换延迟
23.16 PMC寄存器位分配
23.17 PM控制／状态寄存器（PMCSR）位分配
23.18 数据寄存器译码
23.19 PMCSRBSE寄存器位分配
23.20 3.3Vaux使能系统的 DC操作环境
24.1 桥必须检测和处理的交易类型
24.2 命令寄存器位分配
24.3 桥控制寄存器位分配
24.4 槽编号寄存器组
24.5 IBM PC和 XT IO地址空间用法
24.6 IO地址举例
24.7 PCI设备接受的地址范围分配
24.8 槽编号寄存器组
24.9 槽编号寄存器位分配
24.10 桥的V GA控制位组的影响
24.11 在两条总线上可能检测到的配置交易
24.12 目标编号至AD线映射（IDSEL使能）
24.13 具有PCI.PCI桥的插卡的中断路由
24.14 必须通过桥的写操作奇偶校验错
24.15 主设备失败下的桥行为
24.16 桥控制寄存器丢弃定时器位
25.1 且生产者／消费者情况举例的详细描述
25.2 顺序规则26.1 32位BIOS数据结构
26.2 PCI BIOS功能请求代码
28.1 Compact PCI与标准PCI
28.2 无源底板N素
28.3 基本连接器用法
28.4 Compact PCI连接器引脚编号与 IEC 1076引脚编号
28.5 连接器 JI／PI引脚
28.6 连接器 JZ／PZ 64位 PCI引脚（也用于 32位系统板）
28.7 连接器 JZ／PZ后面板 IO引脚（注： BP（ IO）一后面板 IO）
28.8 Comp.tPCI超集信号
28.9 每个插卡连接器要求的终端排电阻
28.10 插卡上使用信号要求的终端排电阻
28.11 电源规格
28.12 IEC 603.2模块电源连接器
28.13 系统槽到周边槽的时钟分配（8槽底板）
28.14 目标卡映射到上级 AD线
28.15 AD线到 IDSEL互连
28.16 REQ＃／GNT＃底板信号路由
28.17 PCI中断线的底板路由
28.18 底板的地理图形地址编码
28.19 PMC P4连接器（用户 IO）至u3U Compact PCI JZ（后面板 IO）
28.20 PMC P4连接器（用户 IO）映射到 6U Compact PCI J3和 J4（后面板IO)
28.21 PMC P4连接器（用户 IO）映射到6U Compact PCI J3（后面板 IO）
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本书的组织
规范变化的标识
注意事项
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背景知识
数据类型定义
文件惯例
读者反馈
第 1章 PCI简介
1.1 PCI总线的历史
1.2 PCI总线的特点
l.3 PCI设备与功能
1.4 遵循的技术规范
1.5 如何获得PCI总线技术规范
第2章 PCI总线操作简介
2.1 突发传送
2.2 起动方、目标和代理
2.3 单功能与多功能PCI设备
2.4 PCI总线时钟
2.5 地址段
2.6 声明一个交易
2.7 数据段
2.8 交易过程
2.9 交易完成与总线返回空闲状态
2.10 对非法操作的反应
2.11 绿色机器
第3章 反射波转换简介
3.1 每条电路都是一条传送线
3.2 老方法：人射波转换
3.3 PCI方法：反射波转换
3.4 时钟信号（CLK）
3. 5复 位（ RST＃）与 64位请求（ REQ64＃）信号时序
3.6 减慢时钟可以增加总线长度
第4章 信号组
4.1 简介
4.2 系统信号
4.2.1PCI时钟信号（CLK）
4.2.2 CLKRUN#信号
4.2.3 复位信号(ST＃）
4.3 地址／数据总线、命令总线和字节使能
4.4 防止过大的电流泄漏
4.5 交易控制信号
4.6 仲裁信号
4.7 中断请求信号
4.8 错误报告信号
4.8.1 数据奇偶校验错
4 8 2 系统错
4.9 Cache支持（侦测结果）信号
4. 10 64位扩展信号
4.11 资源锁定
4.12 JTAG／边界扫描信号
4.13 中断请求引脚
4.14 PME＃和3.3Vaux
4.15 边带信号
4.16 信号类型
4.17 设备不能同时驱动和接收一个信号
4.18 中央资源功能
4. 19 负向译码（通过 ISA桥）
4.19.1 背景
4.19.2 调节负向译码器
4. 20 阅读时序图
第 5章 PCI总线仲裁
5.1 仲裁器
5.2 仲裁算法
5.3 公平仲裁举例
5.4 主设备希望执行多次交易
5.5 隐式总线仲裁
5.6 总线停放
5.7 请求／确认时序
5.8 双主设备间的仲裁举例
5.9 在复位（RST＃）时请求信号（REQ ＃）和确认信号（GNT)
5.10 从插入式连接器的请求信号（REQ ＃）上拉
5.11 损坏的主设备
第6章 主设备与目标延迟
6.1 第一次交易起动前的强制性延迟
6.2 总线访问延迟
6.3 2.1版前的设备可能是坏孩子
6.4 防止主设备独占总线
6.4.1 主设备必须在8个时钟周期内传送数据
6.4.2 在最后数据传送之后的时钟周期使 IRDY＃失效
6.4.3 延迟定时器防止主设备独占总线
6.5 防止目标独占总线
6.5.1 概述
6. 5. 2 目标必须迅速传送数据
6.5.3 在初始化时间的目标延迟
6.5.4 延迟的交易
6.6 报告改进了存储器写性能
6.6.1 概述
6.6.2 组合
6 6 3 字节合并
6.6.4 崩溃是禁止的
6.7 存储器写最大完成限制
6.8 交易顺序和死锁
第7章 命令
7.1 简介
7.2 中断确认命令
7.2.1 简介
7.2.2 背景
7.2.3 HOSVPCI桥中断确认的处理
7.2.4 PCI中断确认交易
7.2.5 PowerPC PReP中断请求的处理
7.3 专用周期命令
7.3.1 概述
7.3.2 在软件控制下的专用周期生成
7.3.3 专用周期交易
7.4 IO读和写命令
7.5 访问存储器
7.5.1 目标支持批量命令是可选的
7.5.2 Cache行容量寄存器与批量命令
7.5.3 批量命令是可选的性能提升工具
7.5.4 桥必须丢弃主设备役使用的预提取数据.
7.5.5 写存储器
7.5.6 关于存储器传送的更多信息
7.6 配置读和写命令
7.7 双地址周期
7.8 保留的总线命令
第8章 读传送
8.1 关于读和写的一些基本规则
8.2 奇偶校验
8.3 单数据段读交易举例
8.4 突发读交易举例
8.5 在读或写期间字节使能的处理
8.5.1 在进入数据段时出现的字节使能
8.5.2 在每个数据段中字节使能可以改变
8.5.3 没有有效字节使能的数据段
8.5.4 具有有限字节使能支持的目标
8.5.5 字节使能采样的规则
8.5.6 可以忽略字节使能的情况
8.6 读交易时的性能
第9章 写传送
9.1 单数据段写交易举例
9.2 突发写交易举例
9.3 写交易时的性能
第10章 存储器和IO寻址
10.1 存储器寻址
10.1.1 起始地址
10.1.2 在存储器突发时的寻址顺序
10.2 PCI IO寻址
10.2.1 不要合并处理器IO写
10.2.2 概述
10.2.3 由具有完整IO汉字的设备译码
10.2.4 由具有8位或16位端口的设备译码
10.2.5 未受支持的字节使能组合导致目标失败
10.2.6 空的第一个数据段是合法的
10.2.7 IO地址管理
10.2.8 当IO目标不支持多数据段交易时
10.2.9 原有的IO译码
第11章 快速背靠背和步进
11.1 快速背靠背交易
11. 1. l 实现快速背靠背能力的决定
11.1.2 情况且：主设备保证没有冲突
11.1.3 情况2：目标保证没有冲突
11. 2 地址／数据步进
11.2.1 优点：减少的电流泄漏和交叉干扰
11.2.2 为什么目标在步进过程中不能锁存地址
112. 3 数据步进
11.2.4 设备如何表示使用步进的能力
11. 2. 5 设计者可以步进地址、数据、PAR(和PAR64）与 IDSEL
11.2.6 连续的和离散的步进
11. 2. 7 步进的缺点
11.2.8 在步进过程中的预占
11.2.9 损坏的主设备
11.2.10 步进举例
11. 2. 11 当不能使用步进时
11. 2. 12 谁必须支持步进？
第 12重 早期交易结束
12.1 简介
12.2 主设备起动的终止
12.2.1 预占的主设备
12.2.2 主设备失败：目标不能声明交易
12.3 目标起动的终止
12.3.1 STOP排信号将目标置于驱动者的地位
12. 3. 2 在交接周期不允许 STOP＃
12.3.3 连接断开
12 3 4 重试
12.3.5 目标失败
12.3.6 在重试／连接断开后尽快重复请求
12.4 目标起动的终止小结
第13章 错误检测与处理
13. l 状态位名称改变
13.2 PCI奇偶校验简介
13.3 PERR#信号
13.4 数据奇偶校验
13.4.1 数据奇偶校验的产生并在读交易检查
13.4.2 数据奇偶校验的产生并在写交易检查
13.4.3 数据奇偶校验报告
13.4.4 从数据奇偶校验错恢复
13.4.5 特殊情况：在专用周期的数据奇偶校验错
13.4.6 没有 PERR＃要求的设备
13.5 SERR＃信号
13.5.1 地址段奇偶校验
13 5 2 系统错
第14章 中断
14.1 向处理器发送中断的三种方法
14.2 使用引脚与使用 MSI能力
14. 3 单功能 pCI设备
14.4 多功能 PCI设备
14.5 INTX#引脚到系统板电路的连接
14. 6 中断路由
14.6.1 概述
14.6.2 在PCI规范中推荐的路由
14.6.3 BIOS知道中断电路布局
14.6.4 专门设计的芯片组具有可编程中断路由设备
14.6.5 中断路由信息
14.7 中断路由表
14.7.1 概述
14.7.2 寻找中断路由表
14.8 PCI中断是共享的
14.9 挂起中断
14.10 中断链
14.10.1 概述
14.10 2 步骤1：初始化中断的全部入口到虚设的处理程序
14.10.3 步骤2：初始化嵌入式设备的全部人口
14. 10.4 步骤 3：挂起嵌入式设备 BIOS例程的人口
14.10.5 步骤4：执行扩展总线ROM扫描
14.10.6 步骤5：执行PCI设备扫描
14.10.7 步骤6：装载操作系统
14.10.8 步骤7：操作系统装载和调用驱动程序的初始化代码
14. 11 为每个中断级建立联系列表
14.12 服务共享中断
14.12.1 情况举例
14.12.2 两个设备同时产生请求
14.12.3 处理器被中断并请求向量
14.12.4 执行第一个处理程序
14.12.5 跳到联系列表中的下一个驱动程序
14.12.6 跳到虚设的处理程序：控制返回被中断的程序
14.13 隐式的优先级方案
14. 14 中断与 PCI.PCI桥
14. 15 消息信号中断（ MSI）
14.15.1 简介
14.15.2 MSI中断的优点
14.15.3 MSI配置的基础
14.15.4 产生MSI中断请求的基础
14.15.5 桥如何处理存储器写
14.15.6 当中断处理程序处理时存储器已经同步
14.15.7 中断延迟
14.15.8 MSI不是共享的
14.15.9 MSI是一种新的能力类型
14.15.10 MSI能力寄存器组的描述
14. 15. 11 消息写操作能够具有损坏的结尾
14.15.12 一些规定、建议
第 15章 64位PCI扩展
15. 1 64位数据传送与 64位寻址：独立的能力.
15. 2 64位扩展信号
15.3 在32位插入式连接器上的位卡
15.4 在未使用时.上拉防止64位扩展的漂移.
15.4.1 问题：32位的PCI连接器上的64位插卡
15.4.2 64位插卡如何确定所安装插糟的类型
15.5 64位数据传送能力
15.5.1 只有存储器命令可以使用64位传送
15.5.2 起始地址四字排列
15.5.3 64位主设备与64位目标
15.5.4 64位主设备与32位目标
15.5.5 空数据段举例
15. 5. 6 32位主设备与 64位目标
15.5.7 执行一个 64位传送
15.6 64位寻址
15.6.1 寻址4GB以上的存储器
15 6 2 简介
15.6.3 64位寻址协议
15.6.4 对负向泽码时序的影响
15.6.5 对主设备失败时序的影响
15.6.6 地址步进
15.6.7 在单数据段交易中的 FRAME＃时序
15.7 64位奇偶校验
15.7.1 地址段奇偶校验
15.7.2 数据段奇偶校验
第 16章 66MHZ PCI的实现
16.1 简介
16.2 66MHZ使用 3.3V信号环境
16.3 器件如何表示对66MHZ的支持
16. 3. 1 66MHZ能力状态位
16.3.2 M66EN信号
16.3.3 时钟发生器如何设定其频率
16.4 时钟必须是66MHZ吗？
16.5 时钟信号源与路由
16.6 停下时钟和改变时钟频率
16.7 66MHZ器件如何确定总线速率
16.8 具有独立总线的系统主板
16.9 可获得的最大流通量
16.10 电气特性
16. 11 延迟规定
16.12 66MHZ器件推荐的引脚排列
16.13 增加更多的负载与／或加长总线
16.14 插入式连接器的数目
第17章 配置地址空间简介
17.1 简介
17.2 PCI设备与 PCI功能
17. 3 三种地址空间： I／O、存储器与配置
17.4 主桥不需要实现配置空间
17.5 具有一个 PCI总线的系统
第18章 配置交易
18.1 谁执行配置？
18. 2 总线结构
18.2.1 简介
18.2.2 情况1：目标总线是PCI总线0
18.2.3 情况2：目标总线是PCI总线0的下级
18.3 在 RST＃后必须在 2时钟之内对配置访问作出反应
18.4 配置机构简介
18.5 配置机构＃l（唯一的机构！）
18.5.1 背景
18.5.2 配置机构 ＃l描述
18.5.3 专用周期的软件产生
18.6 配置机构 ＃ 2（向下兼容）
18.6. l 基本配置机构＃ 2
18.6.2 配置空间使能CSE寄存器
18.6.3 前向寄存器
18.6.4 对主总线上同级桥的支持
18.6.5 专用周期的产生
18. 7 PowerPC PReP配置机构
18.8 类型0配置交易
18.8.1 地址段
18.8.2 IDSEL的实现
18.8.3 进入数据段.译码开始
18.8.4 类型0配置交易举例
18.9 类型1配置交易
18. 9. l 描述
18.9.2 专用周期请求
18.10 目标设备不存在
18. 11 允许配置突发交易
18.12 不允许64位配置交易
第19章 配置专存器
19.1 配置首部区简介
19.2 强制性的首部寄存器
19.2. l 简介
19.2.2 用于识别设备驱动程序的寄存器
19.2.3 命令寄存器
19.2.4 状态寄存器
19.2.5 首部类型寄存器
19.3 其他首部寄存器
19.3.1 简介
19.3.2 Cache行容量寄存器
19.3.3 延迟定时器：时间片寄存器
19.3.4 BIST寄存器
19.3.5 基地址寄存器（BAR）
19.3.6 扩展ROM基地址寄存器
19.3.7 CardBus CIS指针
19.3.8 中断引脚寄存器
19.3.9 中断线寄存器
19.3. 10 Min_Gut寄存器：时间片请求
19. 3. 11 Max_Lat寄存器：优先级请求
19.4 新能力
19.4.1 配置首部空间不够大
19.4.2 发现存在的新能力
19.4.3 新能力列表看上去像什么
19.4.4 AGP能力
19. 4. 5 关键产品数据阿 PD）能力
19.5 用户定义特征（UDF）
第20章 扩展 ROM
20.书节ROM的用途——用于引导过程的设备
20. 2 RO M检测
20. 3 RO M映射要求
20.4 ROM内容
20.4.1 多代码
20.4.2 一种代码的格式
20.5 初始化代码的执行
20.6 开放固件简介
20 6.1 简介
20.6.2 通用设备驱动程序格式
20.6.3 将资源列表传送到即插即用OS
20. 7 关键产品数据 （ PD）
20.7.1 在2.2版中从ROM移入配置空间
20.7.2 规范2.1版中V PD的实现
20.7.3 数据结构
第21章 插入卡与连接器
21.1 插入式连接器
21. 1. 1 32与64位连接器
21.1.2 3.3V与SV连接器
21.1.3 通用卡
21.1.4 共享槽
21. 1. 5 Riser卡
21.1.6 在插入式连接器上的侦测结果信号
21.2 PME共和3.3Vaux
21.3 插入卡
21.3.1 3.3V、SV和通用卡
21.3.2 长短格式卡
21.3.3 小PCI（SPCI）
21.3.4 器件层
21.3.5 保持边界扫描链的完整
21.3.6 插入卡的电源要求
21.3.7 插入卡的最大电路长度
21.3.8 每个共享信号一个负载
第22章 热插拔IWI
22.1 问题
22.2 解决方案
22.3 不改变适配器卡
22.4 软件元素
22. 4. l 概述
22.4.2 系统起动
22.5 硬件元素
22. 5. l 概述
22.5.2 提醒指示灯与可选的楷状态指示灯..
22.5.3 选项——电源坏检测器
22.5.4 选项——追踪系统电源使用情况
22. 6 卡的拔插过程
22.6.1 开关状态
22.6.2 基本的卡拔出过程
22.6.3 基本的卡插入过程
22.7 静止卡与驱动程序
22 7.1 概述...
22. 7. 2 暂停一个驱动程序（可选）
22.7.3 必须正确处理共享中断
22.7.4 静止控制多个设备的驱动
22.7.5 静止一个坏的卡
22.8 驱动程序第一次访问卡
22. 9 设备 RO M的处理
22. 10 谁来配置卡？
22. 11 存储器与／或 IO空间的有效利用
22. 12 槽识别
22.12.1 物理槽ID
22.12.2 逻辑槽 ID
22.12.3 PCI总线编号.设备编号
22.12.4 转换槽 ID
22. 13 插卡组
22.14 原始请求
22.15 关于昨1肪T＃的说明
22.16 关于66MHZ的说明
22.17 关于电源的说明
22.17.1 槽电源要求
22.17.2 卡连接到具有独立电源的设备
第23章 电源管理
23.1 在本章中电源管理简称为 P M
23.2 PCI总线PM接口规范——但首先
23.3 电源管理入门
23.3. I PC PM基础
23.3.2 当前的起始设计方案定义了总体电源管理
23.3.3 PCI电源管理与ACPI
23.4 PCI总线PM接口规范
23.4.1 原有的PCI设备——无标准PM方法
23.4.2 设备对PCI PM的支持（可选）
23.4 3 发现功能的PM能力
23.4.4 电源管理——PCI总线与PCI功能...
23. 4. 5 总线 P M状态转换
23.4.6 功能 PM状态
23.4.7 PM寄存器详细描述
23. 4. 8 P M事件的详细描述
23.5 OS电源管理功能调用
23.5.1 取得能力功能调用
23.5.2 设置电源状态功能调用
23.5.3 取得电源状态功能调用
23.6 BIOS／POST在起动时的责任
第24章 PCI-PCI桥
24.1 可大可小的总线结构
24.2 术语
24.3 系统举例
24.3.1 例一
24 3 2 例二
24.4 PCI.PCI桥：交通指挥
24.5 延迟规则
24.6 配置寄存器
24.6.1 概述
24.6.2 首部类型寄存器
24.6.3 关于设备ID的寄存器
24.6.4 总统编号寄存器
24.6.5 命令寄存器
24.6.6 状态寄存器
24.6.7 底板／槽编号寄存器简介
24.6.8 地址译码相关寄存器
24.6.9 Cache行容量寄存器
24. 6. 10 延迟定时寄存器
24.6. 11 BIST寄存器
24.6.12 中断相关的寄存器
24.7 配置过程
24.7.1 简介
24.7.2 总线编号分配
24.7.3 底板与糟编号分配
24.7.4 地址空间分配
24.7.5 IRQ分配
24.7.6 显示配置
24.8 配置与专用周期过滤
24.8.1 简介
24.8.2 专用周期交易
24.8.3 类型1配置交易
24.8.4 类型0配置访问
24.9 中断确认处理
24.10 具有负向译码特征的PCI.PCI桥
24. 11 复位
24. 12 仲裁
24. 13 中断支持
24.13.1 使用中断跟踪的设备
24. 13. 2 使用M SI的设备
24. 14 缓冲区管理
24.14.1 存储器写与使失效命令的处理
24.14.2 关于报告写缓冲区用法的规则
24.14.3 多数据段专用周期请求
24. 15 错误检测与处理
24.15.1 概述
24.15.2 处理地址段奇偶校验错
24.15.3 读数据段奇偶校验错
24.15.4 写数据段音偶校验错
24.15.5 处理主设备失败
24.15.6 处理目标失败
24.15.7 放弃定时器时间溢出
24. 15.8 在第二总线上处理 SERR＃
第25章 交易顺序与死锁
25.1 简单设备与桥的定义
25.1.1 简单设备
25.1.2 桥
25.2 简单设备：顺序规则与死锁
25.2.1 简单设备的顺序规则
25.2.2 与简单设备有关的死锁
25.3 桥：顺序规则与死锁
25.3.1 简介、
25.3.2 桥管理双向交通流量
25.3.3 生产者／消费者模型
25.3.4 一般顺序要求
25.3.5 延迟的交易顺序要求
25.3.6 桥顺序规则
25.3.7 销定延迟的交易与报告写
第 26章 PCI BIOS
26.1 PCI BIOS的用途
26.2 支持的OS环境
26 21 概述
26.2.2 实模式
26.2.3 286保护模式（16：贿）
26.2.4 386保护模式（32：32）
26.2.5 今天的os使用平模式（：32）
26.3 确定系统是否实现32位BIOS
26.4 确定 32位 BIOS支持的服务
26.5 确定32位BIOS是否支持PCI BIOS服务
26.6 调用 PCI BIOS
26.7 PCI BIOS存在调用
第27章 销定
27.12.2 规范重新定义锁定的用法
27.2 要求锁定的情况
27 2.1 概述
27.2.2 EISA主设备起动的以主存储器为目标的锁定的交易系列
27.2.3 处理器起动以EISA存储器为目标的锁定的交易系列
27.2.4 可能的死锁情况
27. 3 PCI解决方案：总线与资源锁定
27. 3. I LOCK＃信号
27.3.2 总线锁定：允许但不推荐
27.3.3 资源锁定：推荐的解决方案
27.4 64位寻址时 LOCK＃的使用
27.5 锁定与延迟的交易
27.6 锁定规则小结
27.6.1 主设备实现规则
27.6.2 目标实现规则
第 28章 CompactPCI与PMC
28.1 什么是ComnactPCI
28.2 CompactPCI卡与PCI兼容
28.3 基本PCI／ComoactPCI比较
28.4 基本定义
28.4.1 标准PCI环境
28.4.2 无源底板
28.4.3 连接器基础
28.4.4 前和后面板IO简介
28.4.5 CompactPCI卡简介
28.4.6 系统卡
28.4.7 周边卡
28.5 设计规则
28.5.1 连接器
28.5.2 系统与周边卡设计规则
28.5.3 前面板和前面板IO连接器
28.5.4 底板设计规则
28.5.5 后面板IO转换板
28. 6 热切换能力
28.6. 1 在 CompactPCIZ. l规范中添加 ENUM ＃信号.
28.6.2 电气插入与拔出的不同阶段
28.6.3 要求独立的时钟线
28.6.4 三种层次的实现
28.7 关于连接器编码键的电信应用问题
28.8 PCI背卡（PMC）
28.8.1 小尺寸可附加在CompactPCI卡上
28 8 2 规范
28.8.3 堆积高度与卡的厚度
28.8.4 PMC卡的连接器部分
28.8.5 前面板企口
28.8.6 PMC连接器
28.8.7 PMC后面板 IO映射到 3U后面板 IO
28.8.8 PMC后面板 IO映射到6U后面板 IO
附录——术语来
插图索引
1.1 pCI系统
1.2 PCI总线连接的PCI设备
2.1 突发数据传送举例
2.2 典型 PCI交易
3.1 沿一条信号线分布的设备负载
3.2 高电平信号反射与加倍
3.3 低电平信号反射与加倍
3.4 CLK信号时序特性
4.1 符合PCI的主设备信号
4.2 符合PCI的目标设备信号
4.3 CLKRU N＃信号用法
4.4 ISA桥是典型的负向译码代理
4.5 状态寄存器
4.6 典型PCI时序图
5.1 PCI总线仲裁器
5.2 最大延迟配置寄存器
5.3 仲裁机构举例
5.4 两个主设备间的PCI总线仲裁
6.1 访问延迟器件
6.2 在任意数据段互IRDY＃无效的最大时间是8个时钟周期
6.3 主设备延迟定时器是一个配置寄存器
6.4 延迟交易举例
7.1 典型PC模块图——单处理器
7.2 PCI中断确认交易
7.3 命令寄存器位的分配
7.4 专用周期交易
7.5 Cache行容量配置寄存器
7.6 系统模块图举例
8.1 单数据段读举例
8.2 读交易
8.3 优化读交易（无等待状态）
9.1 单数据段写交易举例
9.2 PCI写交易
9.3 优化写交易（无等待状态）
11.1 具有一个空状态的背靠背交易
11.2 快速背靠背访问的仲裁
11.3 命令寄存器位分配
11.4 状态寄存器位分配
11.5 地址与数据步进举例
12.1 由于预占和主设备延迟定时器超时引起的主设备起动终止
12.2 在单数据段交易上的主设备失败举例（注意：这不是一个专用周期）
12.3 在多数据段交易上的主设备失败举例
12.4 带有数据传送的连接断开 A——连接断开时 IRDY＃仍无效
12万 带有数据传送的连接断开 B——连接断开时 IRDY＃已有效
12.6 连接断开 l——当目标有效 STOP＃和无效 TRDY＃时. IRDY＃已有效.
12.7 连接断开 2——当目标有效 STOP＃和无效 TRDY＃时. IRDY＃仍无效.
12.8 IRDY ＃有效时收到的重试
12.9 IRDY＃无效时收到的重试
12.10 目标失败举例
13.1 读交易的奇偶校验
13.2 写交易的奇偶校验
13.3 PCI设备的配置命令寄存器
13.4 PCI设备的配置状态寄存器
13.5 地址奇偶校验的产生／检查
14.1 PCI逻辑设备的配置首部空间格式
14.2 推荐的中断设计
14.3 另一种中断布局
14.4 在一些老机器（1993／199）中的典型设计
14.5 推荐的PCI中断路由（当路由设备只有四个输入引脚时）
14.6 共享中断模型
14.7 单处理器PC
14.8 设备MSI配置过程
14.9 32位MSI能力寄存器组格式
14.10 64位 MSI能力寄存器组格式
14.11 消息控制寄存器
15.1 64位和32位位连接器
15.2 REQ64#信号路由
15.3 64位主设备与64位目标之间的传送
15.4 64位主设备与32位目标之间的传送
15.5 与64位目标进行单数据段64位传送时序图
15.6 与32位目标进行双数据段则位传送时序图
15.7 32位主设备读取地址在4GB以上的数据
15.8 进行64位数据传送的64位主设备读取地址在4GB以上的数据
16.1 配置状态寄存器
16.2 M66EN信号与 PCI时钟发生器的关系
16.3 具有双主桥的系统
16.4 33MHZ与66MHZ时序对比
17. I PCI功能的基本配置地址空间格式
17.2 具有一个PCI总线的系统
18. l 典型的 PC系统结构图
18.2 配置地址口 OCF8h
18.3 同级 H.St／PCI桥
18.4 配置空间使能（CSE）寄存器
18.5 桥的设备泽码器
18.6 设备 IDSEL引脚到上部 AD线的直接连接
18.7 设备IDSEL引脚到上部AD线的电阻耦合
18.8 在类型0配置访问的地址段中AD总线的内容
18.9 类型0配置读访问
18.10 类型 0配置写访问
18.11 在类型 1配置访问的地址段 AD总线的内容
18.12 类型1配置读访问
18.13 类型1配置写访问
18.14 状态寄存器
19.1 PCI功能配置首部的格式
19.2 类代码寄存器
19.3 命令寄存器位分配
19.4 状态寄存器位分配
19.5 首部类型寄存器位分配
19.6 BIST寄存器位分配
19.7 存储器基地址寄存器位分配
19.8 IO基地址寄存器位分配
19.9 扩展ROM基地址寄存器位分配
19.10 PCI状态寄存器
19.11 新能力指针寄存器
19.12 一个新能力列表人口的通用格式
19.13 AGP能力寄存器组的格式
19.14 VPD能力寄存器
20.1 扩展 RO M基地址寄存器位分配
20.2 首部类型0配置寄存器格式
20.3 一个设备ROM中包含的多代码
20.4 代码格式
20.5 初始化代码人口的AL内容
21.1 32位与64位连接器
21.2 卡存在18号
21.3 3.3V、SV和通用卡
21.4 ISA／EISA单元扩展槽
21.5 微通道单元扩展槽
21.6 推荐的 PCI元件百间顺序
22.1 热插拔硬件／软件元素
23.1 OS、设备驱动程序、总线驱动程序、PCI寄存器和 ACPI的关系.
23.2 OS将一个PCI功能恢复到全功率的举例
23.3 OS在PCI总线上将全部功能掉电然后总线掉电的举例
23.4 OS准备一项功能.在设备指定事件发生时将系统唤醒
23.5 PCI配置状态寄存器
23.6 PCI配置首部寄存器
23.7 PCI电源管理能力寄存器组
23.8 系统结构图
23.9 总线电源管理状态转换
23.10 PCI功能电源管理状态转换
23.11 PCI功能的 PM寄存器
23.12 只读电源管理能力（PMC）寄存器
23.13 电源管理控制／状态（PMCSR）寄存器
23.14 PM寄存器
23.15 PCI.PCI桥支持扩展（PMCSR＿BSE）寄存器
23.16 情况举例——振铃检测生成 PME
23.17 PME ＃电路设计举例
23.18 3.3Vaux存在检测与源选择逻辑
24.1 基本桥术语
24.2 系统举例—
24.3 系统举例
24.4 PCI.PCI桥的配置寄存器
24.5 首部类型寄存器
24.6 类代码寄存器
24.7 命令寄存器
24.8 桥控制寄存器
24.9 第一接口状态寄存器
24.10 第二状态寄存器
24.11 底板与槽编号寄存器
24.12 IO基寄存器
24.13 IO限制寄存器
24.14 IO过滤行为举例
24.15 问题： ISA桥与 PCI.PCI桥驻留在同一 PCI总线上
24.16 预提取存储器基寄存器
24.17 预提取存储器限制寄存器
24. 18 存储器映射 IO基寄存器
24.19 存储器映射IO限制寄存器
24.20 主席板
24.21 底板和槽编号寄存器
24.22 槽编号寄存器
24.23 底板举例—
24.24 底板举例二
24.25 底板举例三
24.26 系统举例
24.27 在一个系统中的V GA和GFX显示适配器
24.28 在同一总线上的两个适配器
24.29 在不同总线上的两个适配器
24.30 起始与目的总线
24.31 延迟 IO或配置写通过桥
24.32 报告写错误处理
24.33 桥控制寄存器
24.34 从第H总线传送 SERR＃到第一总线的策略
24.35 第二状态寄存器
25.1 具有PCI.PCI桥的系统
25.2 生产者／消费者模型举例
25.3 顺序规则 5举例
25.4 顺序规则6举例
25.5 顺序规则 7举例
26.1 BI OS存在调用后的AL内容
27.1 可能的死锁情况
27.2 建立锁定
27.3 尝试访问一个被锁定的目标
27.4 系列的最后一个交易与锁定的释放
28.1 典型的CompactPCI底板
28.2 Compact PCI卡举例
28.3 3U卡外形
28.4 6U卡外形
28.5 卡前面板举例
28.6 3U底板
28.7 具有模块电源连接器的 3 U底板
28.8 典型的6U底板
28.9 模块电源连接器
28.10 槽2、3、4.5的共享时钟分配
28.11 PCI信号的H极管端接
28.12 后面板 IO转换卡
28.13 PMC卡侧视图
28.14 PMC卡连接器及其安装在兰卡上的视图
表格索引
1 PC系统结构图书系列
1.1 PCI主要特点
l.2 本书所基于的文件
4.1 字节使能在数据通道和当前寻址的双字空间的映射.
4.2 在数据段字节使能的泽码
4.3 PCI接口控制信号
4.4 Cache侦测结果信号
4.5 64位扩展
4.6 边界扫描信号
4.7 PCI信号类型
5.1 总线状态
6.1 访问延迟器件
7.1 PCI命令类型
7.2 规范中定义的消息类型
7.3 读命令的参考用法
10.1 存储器突发地址顺序
10.2 IO寻址举例
1.11 资格要求
12.1 目标起动的终止小结
14.1 硬连接到中断引脚寄存器的值
14.2 X86 PC平台的中断线寄存器的值
14.3 PCI中断路由表
14.4 PCI中断路由表中槽入口的格式
14.5 ISA中断向量
14.6 中断优先级方案
14.7 消息控制寄存器的格式与用法
16.1 66MHZ能力位设置组合
16.2 66MHZ时序参数
18.1 EISA PC IO空间用法
18.2 从C00h到 CFFFh IO范围内的 IO空间
19.1 定义的类代码
19.2 类代码外版本 l.0）
19.3 类代码1：大容量存储控制器
19.4 类代码2：网络控制器
19.5 类代码3：显示控制器
19.6 类代码4：多媒体设备
19.7 类代码5：存储器控制器
19.8 类代码 6：桥设备
19.9 类代码7：简单通信控制器
19.10 类代码8：基系统周边
19.11 类代码 9：输入设备
19.12 类代码 A：安装台
19.13 类代码B：处理器
19.14 类代码C：串行总线控制器
19.15 类代码D：无线控制器
19.16 类代码E：智能IO控制器
19.17 类代码 F：卫星通信控制器
19.18 类代码10H：加密／解密控制器
19.19 类代码llH：数据采集和信号处理控制器
19.20 IDE编程接四字节译码的定义
19.2.1 命令寄存器位分配
19.2.2 状态寄存器位分配
19.2.3 BIST寄存器位分配
19.2.4 当前分配的能力ID
19.25 AGP状态寄存器（偏移地址 CAP＿PTR十4)
19.26 AGP命令寄存器（偏移地址 CAP＿ PTR＋ 8）
19.27 VDP数据结构的基本格式
19.28 识别字符串标签的格式
19.29 VPD- R描述器的格式
19.30 读或读／写关键字人口的通用格式
19.31 只读VPD关键字列表
19.3.2 扩展能力（CP）关键字格式
19.33 校验和关键字格式
l9.34 VPD.W描述器的格式
19.35 读／写VPD关键字列表
19.36 VPD列表举例
20.1 PCI扩展 ROM首部格式
20.2 在ROM首都中的PC兼容处理器／结构数据区
20.3 PCI扩展ROM数据结构格式
20.4 VPD解释器格式
20.5 推荐单元
20.6 一定条件推荐单元
20.7 其他单元
20.8 VDP数据结构举例
21. 1 PCI插入卡弓脚
21.2 插卡电源要求指示卡存在信号
21.3 要求的电源电流源容量（每连接器）
22.1 主要热插拔软件元素介绍
22.2 主要热插拔硬件元素
22.3 槽识别器
22.4 原始请求
22.5 槽电源要求
23.1 PC PM的主要软件／硬件元素
23.2 当前设计起始文件定义的系统 P M状态
23.3 当前设备级 PM状态的定义、
23.4 当前的设备 PM状态的简述
23.5 省缺设备类型PM状态
23.6 PCI总线PM状态的基本描述
23.7 总线电源管理（ PM）状态
23.8 引起桥的 P M状态与第二总线 P M状态的关系
23.9 DO电源管理策略
23.10 DI电源管理策略
23.11 D1电源管理策略
23.12 m热电源管理策略
23.13 m冷电源管理策略
23.14 功能状态转换的描述
23.15 功能状态转换延迟
23.16 PMC寄存器位分配
23.17 PM控制／状态寄存器（PMCSR）位分配
23.18 数据寄存器译码
23.19 PMCSRBSE寄存器位分配
23.20 3.3Vaux使能系统的 DC操作环境
24.1 桥必须检测和处理的交易类型
24.2 命令寄存器位分配
24.3 桥控制寄存器位分配
24.4 槽编号寄存器组
24.5 IBM PC和 XT IO地址空间用法
24.6 IO地址举例
24.7 PCI设备接受的地址范围分配
24.8 槽编号寄存器组
24.9 槽编号寄存器位分配
24.10 桥的V GA控制位组的影响
24.11 在两条总线上可能检测到的配置交易
24.12 目标编号至AD线映射（IDSEL使能）
24.13 具有PCI.PCI桥的插卡的中断路由
24.14 必须通过桥的写操作奇偶校验错
24.15 主设备失败下的桥行为
24.16 桥控制寄存器丢弃定时器位
25.1 且生产者／消费者情况举例的详细描述
25.2 顺序规则26.1 32位BIOS数据结构
26.2 PCI BIOS功能请求代码
28.1 Compact PCI与标准PCI
28.2 无源底板N素
28.3 基本连接器用法
28.4 Compact PCI连接器引脚编号与 IEC 1076引脚编号
28.5 连接器 JI／PI引脚
28.6 连接器 JZ／PZ 64位 PCI引脚（也用于 32位系统板）
28.7 连接器 JZ／PZ后面板 IO引脚（注： BP（ IO）一后面板 IO）
28.8 Comp.tPCI超集信号
28.9 每个插卡连接器要求的终端排电阻
28.10 插卡上使用信号要求的终端排电阻
28.11 电源规格
28.12 IEC 603.2模块电源连接器
28.13 系统槽到周边槽的时钟分配（8槽底板）
28.14 目标卡映射到上级 AD线
28.15 AD线到 IDSEL互连
28.16 REQ＃／GNT＃底板信号路由
28.17 PCI中断线的底板路由
28.18 底板的地理图形地址编码
28.19 PMC P4连接器（用户 IO）至u3U Compact PCI JZ（后面板 IO）
28.20 PMC P4连接器（用户 IO）映射到 6U Compact PCI J3和 J4（后面板IO)
28.21 PMC P4连接器（用户 IO）映射到6U Compact PCI J3（后面板 IO）
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