复杂数字电路与系统的Verilog HDL设计技术

　　本书讲述的是90年代才开始在美国和其他先进的工业国家逐步推广的利用硬件描述语言（VerilogHDL）设计复杂数字逻辑电路与系统的技术和方法。掌握了这种基本方法之后，就可以设计极其复杂的硬线（hardwired）数字逻辑电路与系统，如实时数字信号处理（DSP）电路系统等。＜br＞因为本书的内容是独立于开发环境的，所以书中并不介绍具体工具的使用，只介绍有关VerilogHDL建模、仿真、综合以及TOPDOWN等现代设计思想、技术、方法和需要注意的要点。＜br＞全书共分为六章，第一章为VerilogHDL设计方法概述；第二章介绍VerilogHDL的基本语法；第三章介绍不同抽象级别的VerilogHDL模型；第四章讲述有限状态机和可综合风格的VerilogHDL；第五章为可综合的VerilogHDL设计实例（简化的RISC-CPU设计简介）；第六章介绍虚拟器件和虚拟接口模块。书中各章都有大量的例题，每章后还附有思考题，可以帮助读者理解书中的基本概念并掌握设计从简单到非常复杂的各种风格模块的技术。本书面向的对象是大学电子类和计算机工程类本科高年级学生和研究生，以及在专用数字电路与系统设计领域工作的工程师们。阅读本书所需的基础知识是数字电子技术基础和C语言编程基础知识。＜br＞

暂缺《复杂数字电路与系统的Verilog HDL设计技术》作者简介

第一章  Verilog HDL设计方法概述                  
   1. 1  硬件描述语言(HDL)                  
   1. 2  Verilog HDL的历史                  
     1. 2. 1  什么是Verilog HDL                  
     1. 2. 2  Verilog HDL的产生及发展                  
   1. 3  Verilog HDL和VHDL的比较                  
   1. 4  Verilog HDL目前的应用情况和适用的设计                  
   1. 5  采用Verilog HDL设计复杂数字电路的优点                  
     1. 5. 1  传统设计方法——电路原理图输入法                  
     1. 5. 2  Verilog HDL输入法与传统的电路原理图输入法的比较                  
     1. 5. 3  Verilog HDL的标准化与软核的重用                  
     1. 5. 4  软核. 固核和硬核的概念以及它们的重用                  
   1. 6  Verilog HDL的设计流程简介                  
     1. 6. 1  自顶向下(ToP—DOWN)设计的基本概念                  
     1. 6. 2  层次管理的基本概念                  
     1. 6. 3  具体模块的设计编译和仿真的过程                  
     1. 6. 4  对应具体工艺器件的优化. 映象和布局布线                  
   1. 7  小  结                  
   思考题                  
 第二章  Verilog HDL的基本语法                  
   2. 1  简单的Verilog HDL模块                  
     2. 1. 1  简单的Verilog HDL程序介绍                  
     2. 1. 2  模块的结构                  
     2. 1. 3  模块的端口定义                  
     2. 1. 4  模块内容                  
   2. 2  数据类型及其常量. 变量                  
     2. 2. 1  常  量                  
     2. 2. 2  变  量                  
   2. 3  运算符及表达式                  
     2. 3. 1  基本的算术运算符                  
     2. 3. 2  位运算符                  
     2. 3. 3  逻辑运算符                  
     2. 3. 4  关系运算符                  
     2. 3. 5  等式运算符                  
     2. 3. 6  移位运算符                  
     2. 3. 7  位拼接运算符                  
     2. 3. 8  缩减运算符                  
     2. 3. 9  优先级别                  
     2. 3. 10  关键词                  
   2. 4  赋值语句和块语句                  
     2. 4. 1  赋值语句                  
     2. 4. 2  块语句                  
   2. 5  条件语句                  
     2. 5. 1  if—else语句                  
     2. 5. 2  case语句                  
     2. 5. 3  使用条件语句不当生成锁存器的情况                  
   2. 6  循环语句                  
     2. 6. 1  forever语句                  
     2. 6. 2  repeat语句                  
     2. 6. 3  while语句                  
     2. 6. 4  for语句                  
   2. 7  结构说明语句                  
     2. 7. 1  initial语句                  
     2. 7. 2  always语句                  
     2. 7. 3  task和function说明语句                  
   2. 8  系统函数和任务                  
     2. 8. 1  $display和$write任务                  
     2. 8. 2  系统任务$monitor                  
     2. 8. 3  时间度量系统函数$time                  
     2. 8. 4  系统任务$finish                  
     2. 8. 5  系统任务$stop                  
     2. 8. 6  系统任务$readmemb和$readmemh                  
     2. 8. 7  系统任务$random                  
   2. 9  编预处理                  
     2. 9. 1  宏定义'define                  
     2. 9. 2  “文件包含”处理, 'include                  
     2. 9. 3  时间尺度, 'timescale                  
     2. 9. 4  条件编译命令, 'ifdef, , 'else, , 'endif                  
   2. 10  小  结                  
   思考题                  
 第三章  不同抽象级别的Verilog HDL模型                  
   3. 1  门级结构描述                  
     3. 1. 1  与非门. 或门和反向器等及其说明语法                  
     3. 1. 2  用门级结构描述D触发器                  
     3. 1. 3  由已经设计成的模块构成更高一层的模块                  
   3. 2  Verilog HDL的行为描述建模                  
     3. 2. 1  仅用于产生仿真测试信号的VerilogHDL行为措述建模                  
     3. 2. 2  Verilog HDL建模在TOP—DOWN设计中的作用和行为建模的可综合性问题                  
   3. 3  用Verilog HDL建模进行TOP—DOWN设计的实例                  
   3. 4  小  结                  
   思考题                  
 第四章  有限状态机和可综合风格的Verilog HDL                  
   4. 1  有限状态机                  
     4. 1. 1  用Verilog HDL语言设计可综合的状态机的指导原则                  
     4. 1. 2  典型的状态机实例                  
     4. 1. 3  综合的一般原则                  
     4. 1. 4  语言指导原则                  
   4. 2  可综合风格的Verilog HDL模块实例                  
     4. 2. 1  组合逻辑电路设计实例                  
     4. 2. 2  时序逻辑电路设计实例                  
     4. 2. 3  状态机的置位与复位                  
     4. 2. 4  复杂时序逻辑电路设计实践                  
 第五章  可综合的Verilog HDL设计实例—简化的RISC_CPU设计简介                  
   5. 1  什么是CPU                  
   5. 2  RISC_CPU的结构                  
     5. 2. 1  时钟发生器                  
     5. 2. 2  指令寄存器                  
     5. 2. 3  累加器                  
     5. 2. 4  算术运算器                  
     5. 2. 5  数据控制器                  
     5. 2. 6  地址多路器                  
     5. 2. 7  程序计数器                  
     5. 2. 8  状态控制器                  
     5. 2. 9  外围模块                  
   5. 3  RISC—CPU的操作和时序                  
     5. 3. 1  系统的复位和启动操作                  
     5. 3. 2  总线读操作                  
     5. 3. 3  写总线操作                  
   5. 4  RISC—CPU的寻址方式和指令系统                  
   5. 5  RISC—CPU模块的调试                  
     5. 5. 1  RISC—CPU模块的前仿真                  
     5. 5. 2  RISC—CPU模块的综合                  
     5. 5. 3  RISC—CPU模块的优化和布局布线                  
   思考题                  
 第六章  虚拟器件和虚拟接口模型                  
   6. 1  虚拟器件和虚拟接口模块的供应商                  
   6. 2  虚拟接口模块的实例                  
 参考文献