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EDA技术与FPGA应用设计（第3版）
作者：张博
出版社：电子工业出版社
出版时间：2023-10-01
ISBN：9787121465826
定价：¥59.80
内容简介
本书主要内容包括可编程逻辑器件介绍、可编程逻辑器件EDA开发软件使用、VHDL设计方法、SOPC应用、实验和综合设计五大部分。 部分主要介绍可编程逻辑器件的结构原理、设计流程、常用芯片特点及如何选用；第二部分重点介绍目前 外常用EDA软件isp Design EXPERT System、Quartus II、ISE、Vivado、Gowin、TangDynasty、Pango Design Suite的开发流程及ModelSim仿真应用；第三部分重点讲述VHDL语言基础、基本描述语句及设计实例；第四部分主要介绍DSP Builder和Nios II的应用及实例；第五部分介绍实验及综合设计内容。本书可作为高等学校电子信息类、电气类各专业的教材，也可作为电子工程设计技术人员的参考书。
作者简介
张博，太原理工大学副教授，主讲数字电路逻辑设计、CPLD/FPGA应用设计、SoC集成电路设计等课程，参研多项 、省部级、横向项目、校基金项目、校教改项目、 产学研合作育人项目，2019年被评为中国研究生电子设计大赛华北赛区 指导教师。
目录
第1章 可编程逻辑器件概述
1.1 数字逻辑电路与ASIC设计
1.1.1 数字逻辑电路设计方法
1.1.2 ASIC及其设计方法
1.2 PLD概述
1.2.1 PLD的发展
1.2.2 PLD的分类
1.3 PLD逻辑表示法
1.4 PLD的设计与开发
1.4.1 PLD的设计流程
1.4.2 PLD的开发环境
1.4.3 IP核复用技术
习题1
第2章 大规模可编程逻辑器件CPLD/FPGA
2.1 CPLD结构与工作原理
2.1.1 Lattice公司的CPLD器件系列
2.1.2 ispLSI 1016的结构
2.1.3 ispLSI系列器件的主要技术特性
2.1.4 ispLSI系列器件的设计与编程
2.2 FPGA内部结构与工作原理
2.3 CPLD/FPGA产品概述
2.3.1 Altera公司产品
2.3.2 Xilinx公司产品
2.3.3 Lattice公司产品
2.3.4 紫光同创产品
2.3.5 安路科技产品
2.3.6 高云半导体产品
2.4 编程与配置
2.4.1 在系统可编程
2.4.2 配置
2.5 CPLD与FPGA的比较和选用
习题2
第3章 常用EDA软件
3.1 isp Design EXPERT System开发软件
3.1.1 新建工程
3.1.2 原理图源文件输入
3.1.3 功能和时序仿真
3.1.4 器件适配
3.1.5 器件编程
3.1.6 VHDL源文件输入方式
3.2 Quartus II开发软件
3.2.1 新建工程
3.2.2 原理图源文件输入
3.2.3 编译
3.2.4 仿真验证
3.2.5 器件编程
3.2.6 VHDL源文件输入方式
3.2.7 VHDL波形激励文件仿真
3.3 ISE开发软件
3.3.1 ISE概述
3.3.2 新建工程
3.3.3 VHDL源文件输入
3.3.4 波形仿真
3.3.5 设计实现
3.3.6 下载配置
3.4 Vivado开发软件
3.4.1 Vivado概述
3.4.2 新建工程
3.4.3 VHDL源文件输入
3.4.4 波形仿真
3.4.5 引脚定义
3.4.6 下载配置
3.5 ModelSim仿真软件
3.5.1 ModelSim与VHDL仿真概述
3.5.2 测试文件
3.6 Gowin云源软件
3.6.1 新建工程
3.6.2 编辑工程
3.6.3 功能和时序仿真
3.6.4 器件编程
3.7 TangDynasty开发软件
3.7.1 新建工程
3.7.2 VHDL源文件输入
3.7.3 ModelSim仿真
3.7.4 器件编程
3.8 Pango Design Suite软件
习题3
第4章 VHDL语言基础
4.1 VHDL的基本组成
4.1.1 参数部分
4.1.2 实体部分
4.1.3 结构体部分
4.2 VHDL语言要素
4.2.1 文字规则
4.2.2 数据对象
4.2.3 数据类型
4.2.4 运算符
4.2.5 属性
习题4
第5章 VHDL基本描述语句
5.1 顺序语句
5.1.1 顺序赋值语句
5.1.2 IF语句
5.1.3 CASE语句
5.1.4 LOOP语句
5.1.5 NEXT语句
5.1.6 EXIT语句
5.1.7 WAIT语句
5.1.8 NULL语句
5.2 并行语句
5.2.1 并行信号赋值语句
5.2.2 进程语句
5.2.3 元件例化语句
5.2.4 块语句
5.2.5 生成语句
习题5
第6章 常用电路的VHDL描述
6.1 组合逻辑电路的VHDL描述
6.1.1 基本门电路
6.1.2 编码器
6.1.3 译码器
6.1.4 数值比较器
6.1.5 数据选择器
6.1.6 算术运算1
6.1.7 三态门电路
6.1.8 双向端口
6.2 时序逻辑电路的VHDL描述
6.2.1 触发器
6.2.2 计数器
6.2.3 移位寄存器
6.2.4 状态机
6.3 存储器的VHDL描述
6.3.1 ROM
6.3.2 RAM
习题6
第7章 宏模块与IP核应用
7.1 LPM_RAM宏模块
7.1.1 LPM_RAM宏模块配置
7.1.2 工程编译
7.1.3 仿真验证
7.1.4 查看RTL原理图
7.1.5 LPM_RAM宏模块调用
7.2 LPM_ROM宏模块
7.2.1 建立初始化数据文件
7.2.2 LPM_ROM宏模块配置
7.2.3 仿真验证
7.2.4 LPM_ROM宏模块调用
7.3 LPM_PLL宏模块
7.3.1 LPM_PLL宏模块配置
7.3.2 LPM_PLL宏模块调用
7.3.3 仿真验证
7.4 片内逻辑分析仪
7.4.1 新建片内逻辑分析仪设置文件
7.4.2 引脚锁定
7.4.3 编程下载
7.4.4 信号采样
习题7
第8章 DSP Builder应用
8.1 DSP Builder软件安装
8.2 DSP Builder设计实例
8.2.1 建立Simulink模型
8.2.2 模型仿真
8.2.3 模型编译
习题8
第9章 SOPC Builder应用
9.1 简介
9.2 Nios II处理器综合设计实例
习题9
0章 EDA技术实验
10.1 原理图输入方式
10.1.1 实验1 1位全加器
10.1.2 实验2 2位十进制计数器
10.2 VHDL文本输入方式
10.2.1 实验3 显示译码器
10.2.2 实验4 8位加法器
10.2.3 实验5 3线-8线译码器
10.2.4 实验6 十进制加法计数器
10.2.5 实验7 4位十进制计数显示器
10.2.6 实验8 用状态机实现序列检测器
10.3 宏模块应用
10.3.1 实验9 基于LPM_ROM的4位乘法器
10.3.2 实验10 LPM_PLL及片内逻辑分析仪SignalTap II应用
1章 综合设计
11.1 移位相加8位硬件乘法器
11.2 秒表
11.3 抢答器
11.4 数字钟
11.5 交通灯控制器
11.6 多路彩灯控制器
11.7 基于DDS的信号发生器
附录A DE2-115实验板引脚配置信息
参考文献
1.1 数字逻辑电路与ASIC设计
1.1.1 数字逻辑电路设计方法
1.1.2 ASIC及其设计方法
1.2 PLD概述
1.2.1 PLD的发展
1.2.2 PLD的分类
1.3 PLD逻辑表示法
1.4 PLD的设计与开发
1.4.1 PLD的设计流程
1.4.2 PLD的开发环境
1.4.3 IP核复用技术
习题1
第2章 大规模可编程逻辑器件CPLD/FPGA
2.1 CPLD结构与工作原理
2.1.1 Lattice公司的CPLD器件系列
2.1.2 ispLSI 1016的结构
2.1.3 ispLSI系列器件的主要技术特性
2.1.4 ispLSI系列器件的设计与编程
2.2 FPGA内部结构与工作原理
2.3 CPLD/FPGA产品概述
2.3.1 Altera公司产品
2.3.2 Xilinx公司产品
2.3.3 Lattice公司产品
2.3.4 紫光同创产品
2.3.5 安路科技产品
2.3.6 高云半导体产品
2.4 编程与配置
2.4.1 在系统可编程
2.4.2 配置
2.5 CPLD与FPGA的比较和选用
习题2
第3章 常用EDA软件
3.1 isp Design EXPERT System开发软件
3.1.1 新建工程
3.1.2 原理图源文件输入
3.1.3 功能和时序仿真
3.1.4 器件适配
3.1.5 器件编程
3.1.6 VHDL源文件输入方式
3.2 Quartus II开发软件
3.2.1 新建工程
3.2.2 原理图源文件输入
3.2.3 编译
3.2.4 仿真验证
3.2.5 器件编程
3.2.6 VHDL源文件输入方式
3.2.7 VHDL波形激励文件仿真
3.3 ISE开发软件
3.3.1 ISE概述
3.3.2 新建工程
3.3.3 VHDL源文件输入
3.3.4 波形仿真
3.3.5 设计实现
3.3.6 下载配置
3.4 Vivado开发软件
3.4.1 Vivado概述
3.4.2 新建工程
3.4.3 VHDL源文件输入
3.4.4 波形仿真
3.4.5 引脚定义
3.4.6 下载配置
3.5 ModelSim仿真软件
3.5.1 ModelSim与VHDL仿真概述
3.5.2 测试文件
3.6 Gowin云源软件
3.6.1 新建工程
3.6.2 编辑工程
3.6.3 功能和时序仿真
3.6.4 器件编程
3.7 TangDynasty开发软件
3.7.1 新建工程
3.7.2 VHDL源文件输入
3.7.3 ModelSim仿真
3.7.4 器件编程
3.8 Pango Design Suite软件
习题3
第4章 VHDL语言基础
4.1 VHDL的基本组成
4.1.1 参数部分
4.1.2 实体部分
4.1.3 结构体部分
4.2 VHDL语言要素
4.2.1 文字规则
4.2.2 数据对象
4.2.3 数据类型
4.2.4 运算符
4.2.5 属性
习题4
第5章 VHDL基本描述语句
5.1 顺序语句
5.1.1 顺序赋值语句
5.1.2 IF语句
5.1.3 CASE语句
5.1.4 LOOP语句
5.1.5 NEXT语句
5.1.6 EXIT语句
5.1.7 WAIT语句
5.1.8 NULL语句
5.2 并行语句
5.2.1 并行信号赋值语句
5.2.2 进程语句
5.2.3 元件例化语句
5.2.4 块语句
5.2.5 生成语句
习题5
第6章 常用电路的VHDL描述
6.1 组合逻辑电路的VHDL描述
6.1.1 基本门电路
6.1.2 编码器
6.1.3 译码器
6.1.4 数值比较器
6.1.5 数据选择器
6.1.6 算术运算1
6.1.7 三态门电路
6.1.8 双向端口
6.2 时序逻辑电路的VHDL描述
6.2.1 触发器
6.2.2 计数器
6.2.3 移位寄存器
6.2.4 状态机
6.3 存储器的VHDL描述
6.3.1 ROM
6.3.2 RAM
习题6
第7章 宏模块与IP核应用
7.1 LPM_RAM宏模块
7.1.1 LPM_RAM宏模块配置
7.1.2 工程编译
7.1.3 仿真验证
7.1.4 查看RTL原理图
7.1.5 LPM_RAM宏模块调用
7.2 LPM_ROM宏模块
7.2.1 建立初始化数据文件
7.2.2 LPM_ROM宏模块配置
7.2.3 仿真验证
7.2.4 LPM_ROM宏模块调用
7.3 LPM_PLL宏模块
7.3.1 LPM_PLL宏模块配置
7.3.2 LPM_PLL宏模块调用
7.3.3 仿真验证
7.4 片内逻辑分析仪
7.4.1 新建片内逻辑分析仪设置文件
7.4.2 引脚锁定
7.4.3 编程下载
7.4.4 信号采样
习题7
第8章 DSP Builder应用
8.1 DSP Builder软件安装
8.2 DSP Builder设计实例
8.2.1 建立Simulink模型
8.2.2 模型仿真
8.2.3 模型编译
习题8
第9章 SOPC Builder应用
9.1 简介
9.2 Nios II处理器综合设计实例
习题9
0章 EDA技术实验
10.1 原理图输入方式
10.1.1 实验1 1位全加器
10.1.2 实验2 2位十进制计数器
10.2 VHDL文本输入方式
10.2.1 实验3 显示译码器
10.2.2 实验4 8位加法器
10.2.3 实验5 3线-8线译码器
10.2.4 实验6 十进制加法计数器
10.2.5 实验7 4位十进制计数显示器
10.2.6 实验8 用状态机实现序列检测器
10.3 宏模块应用
10.3.1 实验9 基于LPM_ROM的4位乘法器
10.3.2 实验10 LPM_PLL及片内逻辑分析仪SignalTap II应用
1章 综合设计
11.1 移位相加8位硬件乘法器
11.2 秒表
11.3 抢答器
11.4 数字钟
11.5 交通灯控制器
11.6 多路彩灯控制器
11.7 基于DDS的信号发生器
附录A DE2-115实验板引脚配置信息
参考文献
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