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半导体器件中的辐射效应
作者：[加] Krzysztof Iniewski（克日什托夫・印纽斯基） 著，刘超铭 等 译
出版社：电子工业出版社
出版时间：2021-12-01
ISBN：9787121425523
定价：¥128.00
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内容简介
这本书的内容主要介绍了各类先进电子器件在辐射环境（航天，核物理等）下的行为及效应。辐射与物质的相互作用是一个非常广泛和复杂的课题。在这本书中，作者从各个不同的角度试图分析这个问题，目的是解释理解半导体器件、电路和系统在受到辐射时所观察到的退化效应的最重要方面。内容包括目前国际上对于半导体器件辐射效应关注的各个方向，从传统的Si材料到新型的纳米晶体，从传统的CMOS工艺到新型的薄膜SOI工艺，从器件工艺到结构设计，各类内容均有涉及。本书中各类新兴的探测器技术、电路设计技术、新材料和创新的系统方法都是由业界和学术界的**国际专家探索研究的，具有重要的学术价值，可以作为研究生课程的推荐阅读和补充材料。
作者简介
Krzysztof Iniewski，男，kris.iniewski@gmail.com职务职称：博士，总经理工作单位：R&D at Redlen Technologies公司，加拿大研究方向：半导体材料与器件Krzysztof Iniewski于1988年获得波兰华沙华沙理工大学电子博士学位（荣誉学位），目前在加拿大英属哥伦比亚省的一家初创公司Redlen Technologies Inc.管理研发芯片开发活动。他的研究兴趣是用于医疗和安全应用的超大规模集成电路。2004年至2006年，他是加拿大艾伯塔大学埃德蒙顿分校电气工程和计算机工程系的副教授，从事低功耗无线电路和系统的研究。在阿尔伯塔大学任职期间，他撰写了《新兴无线技术：电路、系统和设备》（CRC出版社，2007年）一书。1995年至2003年，他在PMC Sierra任职，并担任各种技术和管理职位。在加入PMC Sierra之前，从1990年到1994年，他是多伦多大学电气工程和计算机工程系的助理教授。他在国际期刊和会议上发表了100多篇研究论文。他在美国、加拿大、法国、德国和日本拥有18项国际专利。他与Carl McCrosky和Dan Minoli合著了《数据网络VLSI和光纤》（Wiley，2007）。他还是《新兴技术电路》（CRC出版社，2008年）的编辑。刘超铭，男，1986年生人，2013年毕业于哈尔滨工业大学，授予工学博士学位，2013年至2017年，哈尔滨工业大学，任讲师，2017年至今，任副教授。自2008年以来，针对空间电子材料和器件效应科学与技术基础研究方向，紧密围绕北斗导航卫星等型号任务需求，进行了5大类50余个型号的电子元器件辐射损伤效应及抗辐照加固技术研究。
目录
目 录
第1章 硅的辐射损伤\t1
1．1 引言\t1
1．1．1 表面损伤\t1
1．1．2 体损伤\t1
1．2 IR与Neff的退火效应\t3
1．2．1 硅中的掺杂\t5
1．2．2 电荷俘获与收集\t5
1．3 硅探测器抗辐射强度评估\t7
1．3．1 硅探测器与高能物理实验：一个成功的范例\t7
1．3．2 硅探测器的抗辐射加固设计\t8
1．3．3 n侧信号读取传感器的辐射限度\t10
1．3．4 探测器厚度变化的影响\t12
1．3．5 强辐射下标准型和薄型硅传感器的反向电流\t14
1．3．6 不同单晶硅的辐射耐受性\t16
1．4 退火效应\t18
1．5 结论：ATLAS示例案例\t20
参考文献\t20
第2章 用于多类型辐射检测的抗辐射CMOS单光子成像仪\t24
2．1 引言\t24
2．2 固态单光子探测像素\t25
2．3 CMOS工艺APD和SPAD\t26
2．3．1 基本结构设计\t26
2．3．2 快速淬灭和恢复\t27
2．3．3 小型化的重要性\t28
2．4 抗辐射SPAD的制备与测试\t28
参考文献\t35
第3章 氢对场氧化物场效应晶体管和高K电介质的辐射响应\t40
3．1 引言\t40
3．2 本底1/f噪声\t40
3．3 实验细节\t41
3．4 结果和讨论\t42
3．4．1 电学测试\t42
3．4．2 噪声测量\t43
3．5 高K电介质\t45
3．6 总结\t48
参考文献\t49
第4章 基于薄膜SOI技术的SiGe HBT中的新型总剂量和重离子电荷收集现象\t56
4．1 引言\t56
4．2 器件结构与基本原理\t58
4．3 辐射效应\t60
4．4 单粒子翻转仿真分析\t66
4．5 结论\t68
参考文献\t68
第5章 标准CMOS技术中的抗辐射加固设计的参考电压和电流\t72
5．1 引言\t72
5．2 带隙参考电路的抗辐射设计方法\t72
5．3 典型的CMOS带隙电压求和基准\t74
5．4 抗辐射加固设计的参考电压\t75
5．5 抗辐射加固设计的参考电流\t78
5．6 结论\t80
参考文献\t80
第6章 纳米晶体存储器：闪存缩放和一级耐辐射器件的发展历程\t82
6．1 引言\t82
6．2 闪存（Flash）\t83
6．2．1 闪存概述\t83
6．2．2 闪存基础知识\t83
6．3 纳米晶体存储器\t89
6．3．1 概述\t89
6．3．2 Si纳米晶体存储器的实现\t91
6．3．3 纳米晶体存储单元\t92
6．3．4 多兆位阵列中的纳米晶体工艺集成\t96
6．4 辐射对非易失性存储器的影响\t98
6．4．1 NVM辐射效应概述\t98
6．4．2 纳米晶体存储器的辐射效应\t102
6．4．3 纳米晶体存储器（NCM）与浮栅（FG）存储器的抗辐射特性\t108
6．5 结论\t110
参考文献\t111
第7章 抗TID效应和SEE的SRAM抗辐射加固技术\t118
7．1 概述\t118
7．1．1 集成电路设计中的嵌入式SRAM\t118
7．1．2 空间辐射环境及其影响\t118
7．2 抗辐射加固设计（RHBD）\t119
7．2．1 总电离剂量（TID）效应\t120
7．2．2 SRAM中的单粒子效应（SEE）\t120
7．3 SRAM设计中的抗辐射加固技术\t123
7．3．1 SRAM单元的读写裕度\t123
7．3．2 反向体偏置\t125
7．3．3 RHBD SRAM单元设计\t125
7．4 SRAM测试结构\t127
7．5 TID效应测试结果\t128
7．5．1 VDD偏置对TID效应的影响\t130
7．5．2 TID对单元读写裕度的影响\t130
7．5．3 类型4单元\t132
7．5．4 具有RBB的类型1单元的阵列设计注意事项\t132
7．5．5 具有RBB的类型1单元的晶体管级测量\t134
7．5．6 测试SRAM的设计和实验\t134
7．5．7 具有RBB的类型1单元的SRAM测量\t135
7．5．8 90 nm晶体管级响应\t138
7．6 未加固的SRAM中的单粒子效应（SEE）\t139
7．7 单粒子效应（SEE）的缓解\t141
7．7．1 具有RBB + SC和SEE缓解的130 nm SRAM设计\t141
7．7．2 SRAM列电路\t143
7．7．3 具有RBB+SC的SRAM操作\t144
7．7．4 SEE的实验测量\t144
7．8 总结\t148
参考文献\t149
第8章 超深亚微米CMOS技术工艺SRAM中的多次翻转完整指南\t153
8．1 引言\t153
8．2 实验设备的细节\t154
8．2．1 关注测试算法对统计多次翻转的重要性\t154
8．2．2 实验设备\t155
8．2．3 被测器件\t156
8．3 实验结果\t157
8．3．1 MCU作为辐射源的函数\t158
8．3．2 MCU作为阱工程的一个功能――三阱的使用\t158
8．3．3 MCU作为倾斜角的函数（重离子实验）\t159
8．3．4 MCU作为工艺特征尺寸的函数\t160
8．3．5 三阱对MCU的影响\t161
8．3．6 MCU与电源电压的关系\t161
8．3．7 MCU与温度的关系\t162
8．3．8 MCU与位单元架构的关系\t162
8．3．9 在LANSCE和TRIUMF上测试MCU率\t163
8．3．10 MCU与衬底的关系（体硅与SOI的比较）\t164
8．3．11 MCU与测试模式的关系\t164
8．4 MCU的3D TCAD建模\t165
8．4．1 三阱技术中的双极性效应\t166
8．4．2 先进工艺的精确敏感区域\t168
8．5 一般结论：驱动MCU灵敏度的参数排序\t171
8．6 附录\t172
参考文献\t174
第9章 先进SRAM的实时软错误率特性\t177
9．1 引言\t177
9．2 测试平台和环境\t178
9．2．1 ASTEP\t178
9．2．2 LSM实验室\t181
9．3 实验细节\t181
9．3．1 测试的器件\t181
9．3．2 硬件装置\t182
9．3．3 测试程序\t184
9．4 实验结果\t184
9．4．1 实时测量\t185
9．4．2 加速测试\t187
9．5 数据分析和讨论\t188
9．5．1 65 nm工艺器件实时测试与加速测试的对比\t188
9．5．2 65 nm与130 nm工艺技术对比\t188
9．5．3 65 nm和130 nm工艺器件的α粒子发射率估算\t189
9．5．4 小结\t190
9．6 结论\t191
致谢\t191
参考文献\t192
第10章 基于SRAM的FPGA容错技术和可靠性建模\t195
10．1 引言\t195
10．2 FPGA辐射效应\t195
10．2．1 破坏性单粒子效应\t196
10．2．2 非破坏性单粒子效应\t196
10．2．3 FPGA中的单粒子效应\t197
10．3 SEU的检测和校正技术\t197
10．3．1 配置擦除（内存清理）\t197
10．3．2 重复比较\t198
10．4 SEU诱发错误的缓解技术\t198
10．4．1 三模冗余\t199
10．4．2 时间冗余\t200
10．4．3 状态机编码\t202
10．4．4 四重逻辑\t203
10．5 可靠性模型\t205
10．5．1 估计每个擦除周期的翻转概率\t206
10．5．2 估计每个擦除周期的故障概率\t206
10．5．3 案例研究\t207
10．6 结论\t210
致谢\t211
参考文献\t211
第11章 在基于SRAM的FPGA中确保性能稳定的三模冗余保护电路\t214
11．1 引言\t214
11．2 FPGA的SEU和MBU数据概述\t215
11．3 FPGA电路的TMR保护\t218
11．3．1 电路设计问题\t218
11．3．2 设计约束问题\t219
11．3．3 结构布局对电路设计的影响\t220
11．4 域交叉故障\t220
11．4．1 测试方法与装置\t221
11．4．2 测试结果\t224
11．4．3 结果分析\t224
11．5 单位翻转、多位翻转和电路设计有效性的检测\t228
11．5．1 相关工作\t229
11．5．2 STARC概述\t230
11．5．3 案例研究：区域限制下的可靠性问题\t232
11．6 结论\t234
参考文献\t234
第12章 抗SEU/SET锁相环\t237
12．1 引言\t237
12．2 表决异步信号\t237
12．3 稳定的PLL：使相位引起的表决错误最小化\t239
12．4 PLL组件的SEU/SET特性\t244
12．4．1 环形VCO\t245
12．4．2 分频器\t246
12．4．3 Σ-Δ N分频器\t246
12．4．4 相位?频率检测器\t246
12．4．5 电荷泵\t247
12．4．6 环路滤波器\t248
12．5 对PLL使用冗余表决技术\t249
12．5．1 输出表决法\t250
12．5．2 VCO表决法\t251
12．6 结论\t252
参考文献\t253
第13章 半导体集成电路中辐射诱导瞬态的自主检测与表征\t255
13．1 引言\t255
13．2 软错误\t256
13．3 单粒子瞬态和逻辑软错误\t256
13．3．1 逻辑电路中的单粒子效应\t256
13．3．2 逻辑软错误的扩展趋势\t257
13．3．3 前期SET表征\t259
13．4 自主脉冲宽度表征\t260
13．4．1 通过一系列反相器的瞬态传播\t260
13．4．2 自触发瞬态捕获\t261
13．4．3 脉冲捕获电路设计\t262
13．4．4 脉冲捕获仿真结果\t263
13．4．5 测试芯片设计\t264
13．5 重离子测试结果\t266
13．5．1 130 nm工艺重离子测试\t267
13．5．2 90 nm工艺重离子测试\t269
13．5．3 基于重离子实验结果的技术趋势\t271
13．6 中子和α粒子诱导的瞬态\t272
13．6．1 中子诱导的SET的脉冲宽度\t272
13．6．2 α粒子诱导的SET的脉冲宽度\t273
13．6．3 中子和α粒子的FIT率\t274
13．7 总结\t276
参考文献\t276
第14章 数字电路中的软错误\t279
14．1 引言\t279
14．2 电子器件的辐射效应\t279
14．2．1 非破坏性故障\t279
14．2．2 破坏性故障\t280
14．2．3 累计故障\t280
14．3 软错误下集成电路性能的预测方法\t281
14．3．1 基于仿真的故障注入（SBFI）\t282
14．3．2 硬件故障注入（HWFI）\t282
14．3．3 软件实现的故障注入（SWIFI）\t283
14．3．4 基于混合模型的技术：硬件仿真\t283
14．4 电子器件抗辐射技术：抗辐射加固\t283
14．4．1 减少电荷产生与积累的过程\t285
14．4．2 减少SET的产生和传输\t285
14．5 电子器件中的故障容错技术\t285
14．5．1 空间冗余\t286
14．5．2 时间冗余\t286
14．5．3 信息冗余\t286
14．6 数字滤波器的专门保护技术\t287
14．6．1 第一种情况（低保护要求）\t289
14．6．2 第二种情况（平均保护要求）\t290
14．6．3 第三种情况（高保护要求）\t290
14．6．4 保护技术评估\t293
14．6．5 与TMR的比较\t295
14．7 结论\t296
参考文献\t297
第15章 可靠性分析中的故障注入技术综述\t301
15．1 引言\t301
15．2 故障注入系统概述\t302
15．3 基于模拟的故障注入\t304
15．3．1 使用系统级模拟的故障注入实例\t305
15．3．2 使用寄存器传输级模拟的故障注入实例\t306
15．3．3 基于模拟的故障注入的最终说明\t307
15．4 基于仿真的故障注入\t307
15．4．1 基于仿真的故障注入实例\t308
15．4．2 对基于仿真的故障注入的最终说明\t310
15．5 基于软件的故障注入\t310
15．5．1 基于软件的故障注入实例\t312
15．5．2 基于软件的故障注入的最终说明\t312
15．6 结论\t313
致谢\t313
参考文献\t313
第1章 硅的辐射损伤\t1
1．1 引言\t1
1．1．1 表面损伤\t1
1．1．2 体损伤\t1
1．2 IR与Neff的退火效应\t3
1．2．1 硅中的掺杂\t5
1．2．2 电荷俘获与收集\t5
1．3 硅探测器抗辐射强度评估\t7
1．3．1 硅探测器与高能物理实验：一个成功的范例\t7
1．3．2 硅探测器的抗辐射加固设计\t8
1．3．3 n侧信号读取传感器的辐射限度\t10
1．3．4 探测器厚度变化的影响\t12
1．3．5 强辐射下标准型和薄型硅传感器的反向电流\t14
1．3．6 不同单晶硅的辐射耐受性\t16
1．4 退火效应\t18
1．5 结论：ATLAS示例案例\t20
参考文献\t20
第2章 用于多类型辐射检测的抗辐射CMOS单光子成像仪\t24
2．1 引言\t24
2．2 固态单光子探测像素\t25
2．3 CMOS工艺APD和SPAD\t26
2．3．1 基本结构设计\t26
2．3．2 快速淬灭和恢复\t27
2．3．3 小型化的重要性\t28
2．4 抗辐射SPAD的制备与测试\t28
参考文献\t35
第3章 氢对场氧化物场效应晶体管和高K电介质的辐射响应\t40
3．1 引言\t40
3．2 本底1/f噪声\t40
3．3 实验细节\t41
3．4 结果和讨论\t42
3．4．1 电学测试\t42
3．4．2 噪声测量\t43
3．5 高K电介质\t45
3．6 总结\t48
参考文献\t49
第4章 基于薄膜SOI技术的SiGe HBT中的新型总剂量和重离子电荷收集现象\t56
4．1 引言\t56
4．2 器件结构与基本原理\t58
4．3 辐射效应\t60
4．4 单粒子翻转仿真分析\t66
4．5 结论\t68
参考文献\t68
第5章 标准CMOS技术中的抗辐射加固设计的参考电压和电流\t72
5．1 引言\t72
5．2 带隙参考电路的抗辐射设计方法\t72
5．3 典型的CMOS带隙电压求和基准\t74
5．4 抗辐射加固设计的参考电压\t75
5．5 抗辐射加固设计的参考电流\t78
5．6 结论\t80
参考文献\t80
第6章 纳米晶体存储器：闪存缩放和一级耐辐射器件的发展历程\t82
6．1 引言\t82
6．2 闪存（Flash）\t83
6．2．1 闪存概述\t83
6．2．2 闪存基础知识\t83
6．3 纳米晶体存储器\t89
6．3．1 概述\t89
6．3．2 Si纳米晶体存储器的实现\t91
6．3．3 纳米晶体存储单元\t92
6．3．4 多兆位阵列中的纳米晶体工艺集成\t96
6．4 辐射对非易失性存储器的影响\t98
6．4．1 NVM辐射效应概述\t98
6．4．2 纳米晶体存储器的辐射效应\t102
6．4．3 纳米晶体存储器（NCM）与浮栅（FG）存储器的抗辐射特性\t108
6．5 结论\t110
参考文献\t111
第7章 抗TID效应和SEE的SRAM抗辐射加固技术\t118
7．1 概述\t118
7．1．1 集成电路设计中的嵌入式SRAM\t118
7．1．2 空间辐射环境及其影响\t118
7．2 抗辐射加固设计（RHBD）\t119
7．2．1 总电离剂量（TID）效应\t120
7．2．2 SRAM中的单粒子效应（SEE）\t120
7．3 SRAM设计中的抗辐射加固技术\t123
7．3．1 SRAM单元的读写裕度\t123
7．3．2 反向体偏置\t125
7．3．3 RHBD SRAM单元设计\t125
7．4 SRAM测试结构\t127
7．5 TID效应测试结果\t128
7．5．1 VDD偏置对TID效应的影响\t130
7．5．2 TID对单元读写裕度的影响\t130
7．5．3 类型4单元\t132
7．5．4 具有RBB的类型1单元的阵列设计注意事项\t132
7．5．5 具有RBB的类型1单元的晶体管级测量\t134
7．5．6 测试SRAM的设计和实验\t134
7．5．7 具有RBB的类型1单元的SRAM测量\t135
7．5．8 90 nm晶体管级响应\t138
7．6 未加固的SRAM中的单粒子效应（SEE）\t139
7．7 单粒子效应（SEE）的缓解\t141
7．7．1 具有RBB + SC和SEE缓解的130 nm SRAM设计\t141
7．7．2 SRAM列电路\t143
7．7．3 具有RBB+SC的SRAM操作\t144
7．7．4 SEE的实验测量\t144
7．8 总结\t148
参考文献\t149
第8章 超深亚微米CMOS技术工艺SRAM中的多次翻转完整指南\t153
8．1 引言\t153
8．2 实验设备的细节\t154
8．2．1 关注测试算法对统计多次翻转的重要性\t154
8．2．2 实验设备\t155
8．2．3 被测器件\t156
8．3 实验结果\t157
8．3．1 MCU作为辐射源的函数\t158
8．3．2 MCU作为阱工程的一个功能――三阱的使用\t158
8．3．3 MCU作为倾斜角的函数（重离子实验）\t159
8．3．4 MCU作为工艺特征尺寸的函数\t160
8．3．5 三阱对MCU的影响\t161
8．3．6 MCU与电源电压的关系\t161
8．3．7 MCU与温度的关系\t162
8．3．8 MCU与位单元架构的关系\t162
8．3．9 在LANSCE和TRIUMF上测试MCU率\t163
8．3．10 MCU与衬底的关系（体硅与SOI的比较）\t164
8．3．11 MCU与测试模式的关系\t164
8．4 MCU的3D TCAD建模\t165
8．4．1 三阱技术中的双极性效应\t166
8．4．2 先进工艺的精确敏感区域\t168
8．5 一般结论：驱动MCU灵敏度的参数排序\t171
8．6 附录\t172
参考文献\t174
第9章 先进SRAM的实时软错误率特性\t177
9．1 引言\t177
9．2 测试平台和环境\t178
9．2．1 ASTEP\t178
9．2．2 LSM实验室\t181
9．3 实验细节\t181
9．3．1 测试的器件\t181
9．3．2 硬件装置\t182
9．3．3 测试程序\t184
9．4 实验结果\t184
9．4．1 实时测量\t185
9．4．2 加速测试\t187
9．5 数据分析和讨论\t188
9．5．1 65 nm工艺器件实时测试与加速测试的对比\t188
9．5．2 65 nm与130 nm工艺技术对比\t188
9．5．3 65 nm和130 nm工艺器件的α粒子发射率估算\t189
9．5．4 小结\t190
9．6 结论\t191
致谢\t191
参考文献\t192
第10章 基于SRAM的FPGA容错技术和可靠性建模\t195
10．1 引言\t195
10．2 FPGA辐射效应\t195
10．2．1 破坏性单粒子效应\t196
10．2．2 非破坏性单粒子效应\t196
10．2．3 FPGA中的单粒子效应\t197
10．3 SEU的检测和校正技术\t197
10．3．1 配置擦除（内存清理）\t197
10．3．2 重复比较\t198
10．4 SEU诱发错误的缓解技术\t198
10．4．1 三模冗余\t199
10．4．2 时间冗余\t200
10．4．3 状态机编码\t202
10．4．4 四重逻辑\t203
10．5 可靠性模型\t205
10．5．1 估计每个擦除周期的翻转概率\t206
10．5．2 估计每个擦除周期的故障概率\t206
10．5．3 案例研究\t207
10．6 结论\t210
致谢\t211
参考文献\t211
第11章 在基于SRAM的FPGA中确保性能稳定的三模冗余保护电路\t214
11．1 引言\t214
11．2 FPGA的SEU和MBU数据概述\t215
11．3 FPGA电路的TMR保护\t218
11．3．1 电路设计问题\t218
11．3．2 设计约束问题\t219
11．3．3 结构布局对电路设计的影响\t220
11．4 域交叉故障\t220
11．4．1 测试方法与装置\t221
11．4．2 测试结果\t224
11．4．3 结果分析\t224
11．5 单位翻转、多位翻转和电路设计有效性的检测\t228
11．5．1 相关工作\t229
11．5．2 STARC概述\t230
11．5．3 案例研究：区域限制下的可靠性问题\t232
11．6 结论\t234
参考文献\t234
第12章 抗SEU/SET锁相环\t237
12．1 引言\t237
12．2 表决异步信号\t237
12．3 稳定的PLL：使相位引起的表决错误最小化\t239
12．4 PLL组件的SEU/SET特性\t244
12．4．1 环形VCO\t245
12．4．2 分频器\t246
12．4．3 Σ-Δ N分频器\t246
12．4．4 相位?频率检测器\t246
12．4．5 电荷泵\t247
12．4．6 环路滤波器\t248
12．5 对PLL使用冗余表决技术\t249
12．5．1 输出表决法\t250
12．5．2 VCO表决法\t251
12．6 结论\t252
参考文献\t253
第13章 半导体集成电路中辐射诱导瞬态的自主检测与表征\t255
13．1 引言\t255
13．2 软错误\t256
13．3 单粒子瞬态和逻辑软错误\t256
13．3．1 逻辑电路中的单粒子效应\t256
13．3．2 逻辑软错误的扩展趋势\t257
13．3．3 前期SET表征\t259
13．4 自主脉冲宽度表征\t260
13．4．1 通过一系列反相器的瞬态传播\t260
13．4．2 自触发瞬态捕获\t261
13．4．3 脉冲捕获电路设计\t262
13．4．4 脉冲捕获仿真结果\t263
13．4．5 测试芯片设计\t264
13．5 重离子测试结果\t266
13．5．1 130 nm工艺重离子测试\t267
13．5．2 90 nm工艺重离子测试\t269
13．5．3 基于重离子实验结果的技术趋势\t271
13．6 中子和α粒子诱导的瞬态\t272
13．6．1 中子诱导的SET的脉冲宽度\t272
13．6．2 α粒子诱导的SET的脉冲宽度\t273
13．6．3 中子和α粒子的FIT率\t274
13．7 总结\t276
参考文献\t276
第14章 数字电路中的软错误\t279
14．1 引言\t279
14．2 电子器件的辐射效应\t279
14．2．1 非破坏性故障\t279
14．2．2 破坏性故障\t280
14．2．3 累计故障\t280
14．3 软错误下集成电路性能的预测方法\t281
14．3．1 基于仿真的故障注入（SBFI）\t282
14．3．2 硬件故障注入（HWFI）\t282
14．3．3 软件实现的故障注入（SWIFI）\t283
14．3．4 基于混合模型的技术：硬件仿真\t283
14．4 电子器件抗辐射技术：抗辐射加固\t283
14．4．1 减少电荷产生与积累的过程\t285
14．4．2 减少SET的产生和传输\t285
14．5 电子器件中的故障容错技术\t285
14．5．1 空间冗余\t286
14．5．2 时间冗余\t286
14．5．3 信息冗余\t286
14．6 数字滤波器的专门保护技术\t287
14．6．1 第一种情况（低保护要求）\t289
14．6．2 第二种情况（平均保护要求）\t290
14．6．3 第三种情况（高保护要求）\t290
14．6．4 保护技术评估\t293
14．6．5 与TMR的比较\t295
14．7 结论\t296
参考文献\t297
第15章 可靠性分析中的故障注入技术综述\t301
15．1 引言\t301
15．2 故障注入系统概述\t302
15．3 基于模拟的故障注入\t304
15．3．1 使用系统级模拟的故障注入实例\t305
15．3．2 使用寄存器传输级模拟的故障注入实例\t306
15．3．3 基于模拟的故障注入的最终说明\t307
15．4 基于仿真的故障注入\t307
15．4．1 基于仿真的故障注入实例\t308
15．4．2 对基于仿真的故障注入的最终说明\t310
15．5 基于软件的故障注入\t310
15．5．1 基于软件的故障注入实例\t312
15．5．2 基于软件的故障注入的最终说明\t312
15．6 结论\t313
致谢\t313
参考文献\t313
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