数据触发多核处理器体系结构设计

　　《数据触发多核处理器体系结构设计》首先提出了一种数据触发多核体系结构，它包括数据触发单元计算内核、数据触发单元存储系统、片内多核互连通信系统和片内多核同步机制等。数据触发单元计算内核借鉴数据流驱动思想，结合控制流，通过显式指明完成操作所必须进行的数据传输，将数据流和控制流很好地融合在一起，有效支持了各种粒度并行执行，能很好地支持计算密集与数据密集应用需求；具有设计简单、计算资源利用率高、计算能力强、可扩展性好等优势。数据触发单元存储结构包括指令Cache、DMA控制器和局部存储器；局部指令Cache充分利用代．码局部性特征，减小访存代价开销；局部存储器简化了硬件设计，在提供足够带宽的同时解耦合内核计算与存储访问，便于延迟隐藏。同时，还将采用大容量片内eDRAM共享二级Cache技术，有效降低了存储器访问延迟，满足多核处理器存储带宽需求。片内多核互连通信结构采用了片上互连网络构架来支持多个高性能核心间的并行通信，并提供了邮箱与DMA传输两种粒度的通信。片内多核同步结构利用与SPARC处理器兼容的原子指令，实现了同步机制与栅栏同步机制，支持了释放一致性（RC）模型。

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第一章 绪论
1．1 研究背景
1．1．1 集成电路技术对处理器体系结构的影响
1．1．2 多媒体应用对处理器体系结构的影响
1．1．3 多核处理器所面临的技术挑战
1．2 研究现状
1．2．1 处理器单核体系结构设计技术
1．2．2 处理器单核结构优化设计技术
1．2．3 多核互联通信体系结构设计技术
1．2．4 异步电路与异步处理器设计技术
1．3 研究内容
1．3．1 数据触发多核处理器体系结构
1．3．2 数据触发计算单元自动优化设计技术
1．3．3 数据触发指令集模版字典压缩技术
1．3．4 数据触发多核互联网络性能分析模型
1．3．5 数据触发多核互联网络设计与优化
1．3．6 异步数据触发处理单元设计与优化
1．4 本书结构
第二章 数据触发多核处理器体系结构
2．1 引言
2．2 数据触发多核处理器总体结构
2．2．1 数据触发计算思想
2．2．2 体系结构的软硬件折衷
2．2．3 数据触发多核体系结构
2．3 数据触发单元总体结构
2．4 数据触发单元计算内核
2．4．1 数据触发单元流水线设计
2．4．2 功能单元与寄存器文件
2．4．3 数据触发单元局部传输网络
2．5 数据触发单元存储系统
2．5．1 指令Cache结构
2．5．2 DMA传输部件
2．5．3 存储管理单元
2．6 数据触发多核通信机制
2．7 数据触发多核同步机制
2．7．1 锁同步及栅栏同步
2．7．2 同步机制设计与实现
2．8 本章小结
第三章 数据触发计算单元自动优化设计流程
第四章 数据触发指令集模版字典压缩技术
第五章 数据触发多核互联网络性能分析模型
第六章 数据触发多核互联网络设计与优化
第七章 异步数据触发处理单元设计及优化
第八章 总结与未来工作