数字系统设计与Verilog HDL（Vivado版）

　　《数字系统设计与Verilog HDL（Vivado版）》根据EDA课程教学要求，以提高数字设计能力为目标，阐述FPGA数字开发的相关知识，主要内容包括EDA技术概述、FPGA/CPLD器件结构、Verilog硬件描述语言及设计案例等。全书以Vivado、ModelSim软件为工具，以Verilog-1995和Verilog-2001语言标准为依据，以可综合的设计为重点，通过诸多精选设计案例，阐述数字设计方法与思想，由浅入深地介绍Verilog工程开发的手段与技能。《数字系统设计与Verilog HDL（Vivado版）》着眼于实用，紧密联系教学科研实际，实例丰富。全书深入浅出，概念清晰，语言流畅。《数字系统设计与Verilog HDL（Vivado版）》可作为电子、通信、微电子、信息、电路与系统、通信与信息系统及测控技术与仪器等专业本科生和研究生的教学用书，也可供从事电路设计和系统开发的工程技术人员阅读参考。《数字系统设计与Verilog HDL（Vivado版）》配有教学课件，可从华信教育资源网（www.hxedu.com.cn）免费下载。

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第1章 EDA技术概述
1．1 EDA技术及其发展
1．2 Top-down设计与IP核复用
1．2．1 Top-down设计
1．2．2 Bottom-up设计
1．2．3 IP复用技术与SoC
1．3 数字设计的流程
1．3．1 设计输入
1．3．2 综合
1．3．3 布局布线
1．3．4 仿真
1．3．5 编程配置
1．4 常用的EDA工具软件
1．5 EDA技术的发展趋势
习题1
第2章 FPGA/CPLD器件
2．1 PLD器件概述
2．1．1 PLD器件的发展历程
2．1．2 PLD器件的分类
2．2 PLD的基本原理与结构
2．2．1 PLD器件的基本结构
2．2．2 PLD电路的表示方法
2．3 低密度PLD的原理与结构
2．4 CPLD的原理与结构
2．4．1 宏单元结构
2．4．2 CPLD的结构
2．5 FPGA的原理与结构
2．5．1 查找表结构
2．5．2 FPGA的结构
2．6 FPGA/CPLD的编程元件
2．7 边界扫描测试技术
2．8 FPGA/CPLD的编程与配置
2．8．1 在可编程
2．8．2 Artix-7器件的配置
2．9 Xilinx的FPGA器件
2．10 FPGA/CPLD的发展趋势
习题2
第3章 Vivado使用指南
3．1 Vivado流水灯设计
3．1．1 流水灯设计输入
3．1．2 行为仿真
3．1．3 综合与引脚的约束
3．1．4 生成比特流文件并下载
3．1．5 将配置数据烧写至Flash中
3．2 IP核的创建和封装
3．3 基于IP集成的计数器设计
3．4 Vivado的综合策略与优化设置
习题3
第4章 Verilog设计初步
4．1 Verilog的历史
4．2 Verilog模块的结构
4．3 Verilog基本组合电路设计
4．3．1 用Verilog设计表决电路
4．3．2 用Verilog设计加法器
4．4 Verilog基本时序电路设计
4．4．1 用Verilog设计触发器
4．4．2 用Verilog设计计数器
习题4
第5章 Verilog语言要素
5．1 概述
5．2 常量
5．2．1 整数（Integer）
5．2．2 实数（Real）
5．2．3 字符串（String）
5．3 数据类型
5．3．1 net型
5．3．2 variable型
5．4 参数
5．4．1 参数parameter
5．4．2 Verilog-2001中的参数声明
5．4．3 参数的传递
5．4．4 localparam
5．5 向量
5．6 运算符
习题5
第6章 Verilog语句语法
6．1 过程语句
6．1．1 always过程语句
6．1．2 initial过程语句
6．2 块语句
6．2．1 串行块begin-end
6．2．2 并行块fork-join
6．3 赋值语句
6．3．1 持续赋值与过程赋值
6．3．2 阻塞赋值与非阻塞赋值
6．4 条件语句
6．4．1 if-else语句
6．4．2 case语句
6．5 循环语句
6．5．1 for语句
6．5．2 repeat、while、forever语句
6．6 编译指示语句
6．7 任务与函数
6．7．1 任务（task）
6．7．2 函数（function）
6．8 顺序执行与并发执行
6．9 Verilog-2001语言标准
6．9．1 Verilog-2001改进和增强的语法结构
6．9．2 属性及PLI接口
习题6
第7章 Verilog设计的层次与风格
7．1 Verilog设计的层次
7．2 门级结构描述
7．2．1 Verilog门元件
7．2．2 门级结构描述
7．3 行为描述
7．4 数据流描述
7．5 不同描述风格的设计
7．5．1 半加器设计
7．5．2 1位全加器设计
7．5．3 加法器的级联
7．6 多层次结构电路的设计
7．6．1 模块例化
7．6．2 用parameter进行参数传递
7．6．3 用defparam进行参数重载
7．7 基本组合电路设计
7．8 基本时序电路设计
7．9 三态逻辑设计
习题7
第8章 Verilog有限状态机设计
8．1 有限状态机
8．2 有限状态机的Verilog描述
8．2．1 用三个always块描述
8．2．2 用两个过程描述
8．2．3 单过程描述方式
8．3 状态编码
8．3．1 常用的编码方式
8．3．2 状态编码的定义
8．4 有限状态机设计要点
8．4．1 复位和起始状态的选择
8．4．2 多余状态的处理
8．5 有限状态机应用实例
8．5．1 用有限状态机控制彩灯
8．5．2 用有限状态机控制A/D采样
习题8
第9章 Verilog驱动常用I/O外设
9．1 4×4矩阵键盘
9．2 数码管
9．3 标准PS/2键盘
9．4 字符液晶
9．5 汉字图形点阵液晶
9．6 VGA显示器
9．6．1 VGA显示原理与时序
9．6．2 VGA彩条信号发生器
9．6．3 VGA图像显示与控制
9．7 乐曲演奏电路
习题9
第10章 Verilog设计进阶
10．1 设计的可综合性
10．2 流水线设计技术
10．3 资源共享
10．4 阻塞赋值与非阻塞赋值
10．5 加法器设计
10．5．1 行波进位加法器
10．5．2 超前进位加法器
10．5．3 流水线加法器
10．6 乘法器设计
10．6．1 并行乘法器
10．6．2 布斯乘法器
10．6．3 查找表乘法器
10．7 奇数分频与小数分频
10．7．1 奇数分频
10．7．2 半整数分频
10．7．3 小数分频
习题10
第11章 Verilog Test Bench仿真
11．1 任务与函数
11．2 用户自定义元件
11．2．1 组合电路UDP元件
11．2．2 时序逻辑UDP元件
11．3 延时模型的表示
11．3．1 时间标尺定义`timescale
11．3．2 延时的表示与延时说明块
11．4 Test Bench测试平台
11．5 组合和时序电路的仿真
11．5．1 组合电路的仿真
11．5．2 时序电路的仿真
11．6 ModelSim SE仿真实例
11．6．1 图形界面进行功能仿真
11．6．2 命令行方式进行功能仿真
11．6．3 时序仿真
习题11
第12章 Verilog设计实例
12．1 脉宽调制与步进电机驱动
12．1．1 PWM信号
12．1．2 用PWM驱动蜂鸣器
12．1．3 用PWM驱动步进电机
12．2 超声波测距
12．3 整数开方运算
12．4 频率测量
12．5 Cordic算法及其实现
12．5．1 Cordic算法原理
12．5．2 Cordic算法的实现
12．6 用XADC实现模数转换
12．6．1 7系列FPG内集成ADC概述
12．6．2 XADC的使用
习题12
附录A EGO1开发板
附录B Verilog HDL（IEEE Std 1364-1995）关键字
附录C Verilog HDL（IEEE Std 1364-2001）关键字
参考文献