基于Verilog HDL的数字系统设计与实现

目    录
第一部分　基础篇
第1章　硬件开发平台及集成开发平台 2
1．1  FPGA原理及介绍 2
1．1．1  FPGA结构及原理 2
1．1．2　FPGA芯片介绍 7
1．2　硬件开发平台 10
1．2．1　硬件平台介绍 10
1．2．2  硬件接口电路 11
1．2．3　开发板引脚定义 14
1．3　集成开发环境Vivado 17
1．3．1　Vivado套件介绍 18
1．3．2　Vivado开发流程 18
1．3．3　生成和下载PROM文件 35
第2章　Verilog HDL语言基础 37
2．1　模块结构 37
2．1．1　硬件描述语言简介 37
2．1．2　Verilog 基本模块结构 38
2．2　基本语法 39
2．2．1　基本语法规则 39
2．2．2　常量及其表示 41
2．2．3　变量及其数据类型 44
2．2．4　表达式 48
2．2．5　运算符及其优先级 48
2．3　描述方式 52
2．3．1　结构化描述 52
2．3．2　数据流描述 54
2．3．3　行为描述 56
2．3．4　描述形式与电路建模 69
2．4  逻辑仿真 70
2．4．1　Testbench简介 70
2．4．2　激励信号 70
2．4．3　系统自定义函数和任务 75
第二部分　入门篇
第3章　组合逻辑电路设计 86
3．1　编码器 86
3．1．1　普通编码器 86
3．1．2　优先编码器 87
3．2　译码器 91
3．2．1　二进制译码器 92
3．2．2　显示译码器 93
3．3　数据选择器 94
3．3．1　二选一数据选择器 94
3．3．2　四选一数据选择器 95
3．4　数据分配器 97
3．5　数值比较器 98
3．6　加法器 99
3．7　算术逻辑单元 100
第4章　时序逻辑电路设计 103
4．1  时序逻辑电路建模基础 103
4．2　锁存器和触发器建模 103
4．2．1　8位D锁存器 104
4．2．2　D触发器 105
4．2．3　异步置位和复位D触发器 106
4．2．4　同步置位和复位D触发器 108
4．2．5　异步复位和置位JK触发器 109
4．2．6　阻塞赋值和非阻塞赋值 111
4．3　寄存器建模 113
4．3．1　普通寄存器 113
4．3．2　移位寄存器 114
4．4　计数器建模 115
4．4．1　同步四位二进制加计数器 115
4．4．2　异步4位二进制加计数器 117
4．4．3　非二进制加计数器 119
4．4．4　分频器 120
第三部分  提高篇
第5章  时序状态机设计 123
5．1  有限状态机 123
5．2  状态机设计实例 124
第6章  原理图设计及IP调用 132
6．1  原理图设计 132
6．2  IP调用 132
6．2．1  创建新封装IP的设计工程 132
6．2．2  添加新封装IP的设计源文件 133
6．2．3  定制封装IP 134
6．2．4  调用用户封装IP 136
6．2．5  系统行为级仿真 138
6．2．6  系统验证 139
第7章  常用接口电路设计 141
7．1  LED显示控制 141
7．2  数码管显示控制 144
7．3  按键控制 153
7．4  脉冲信号产生电路 157
7．5  序列检测器 158
第四部分  应用篇
第8章  复杂数字电路系统设计 162
8．1  简易数字钟设计 162
8．2  简易万年历设计 165
8．3  交通灯控制器设计 172
8．4  频率计设计 176
8．5  密码锁设计 182
8．6  抢答器设计 189
8．7  简易信号发生器设计 193
8．8  数字电压表设计 205
8．9  温湿度测量电路设计 214
第9章  实验与设计 223
9．1  含有异步清零、同步使能的十进制可逆计数器设计 223
9．2  双向移位寄存器设计 224
9．3  数码管动态扫描显示电路设计 224
9．4  键盘显示电路设计 225
9．5  电子日历和电子时钟设计 226
9．6  反应测量仪设计 227
9．7  出租车模拟计价器设计 228
9．8  具有4种信号灯的交通灯控制器设计 229
9．9  拔河游戏机设计 230
参考文献 232