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Xilinx FPGA数字设计：从门级到行为级双重HDL描述（立体化教程）
作者：何宾 著
出版社：清华大学出版社
出版时间：2014-10-01
ISBN：9787302366706
定价：¥79.00
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内容简介
《Xilinx FPGA数字设计：从门级到行为级双重HDL描述》是为高等学校电子信息类和其他相关专业而编写的数字系统设计课程教材。本书共分为11章，主要内容包括数字逻辑基础、可编程逻辑器件工艺和结构、XilinxISE设计流程、VHDL语言规范、VerilogHDL语言规范、基本数字逻辑单元HDL描述、基于HDL数字系统实现、数字系统高级设计技术、基于IP核数学系统实现、数模混合系统设计、软核处理器PicoBlaze原理及应用。根据数字系统相关课程的教学要求和实际教学实践体会，本书将传统本科的数字电子技术、数字逻辑课程和基于HDL的复杂数字系统设计课程相融合，遵循循序渐进、由浅入深的原则，内容从最基础的数字逻辑理论、组合逻辑和时序逻辑电路，到HDL语言和基于HDL语言的复杂数字系统设计。为了方便教师教学和学生自学，书中给出了大量的设计实例。《Xilinx FPGA数字设计：从门级到行为级双重HDL描述》可作为本科生和研究生相关课程的教材，也可作为从事Xilinx可编程逻辑器件设计的设计人员的参考用书，同时也可作为Xilinx相关培训的授课教材。
作者简介
何宾，长期从事电子设计自动化方面的教学和科研工作，与全球多家知名的半导体厂商和EDA工具厂商大学计划保持紧密合作。目前已经出版EDA方面的著作共20余部，内容涵盖电路仿真、电路设计、FPGA、单片机、嵌入式系统等。典型的代表作有《Xilinx FPGA设计权威指南》、《Xilinx All Programmable Zynq-7000 SoC设计指南》、《Altium Designer 13．0电路设计、仿真与验证权威指南》、《Xilinx FPGA权威设计指南——Vivado集成开发环境》、《Xilinx FPGA数字设计——从门级到行为级双重HDL描述》。
目录
第1章数字逻辑基础
1.1数字逻辑的发展史
1.2开关系统
1.2.10和1的概念
1.2.2开关系统的优势
1.2.3晶体管作为开关
1.2.4半导体物理器件
1.2.5半导体逻辑电路
1.2.6逻辑电路符号描述
1.3半导体数字集成电路
1.3.1集成电路的发展
1.3.2集成电路构成
1.3.3集成电路版图
1.4基本逻辑门电路分析
1.4.1基本逻辑门电路的描述
1.4.2逻辑门电路的传输特性
1.4.3基本逻辑门集成电路
1.4.4不同工艺逻辑门的连接
1.5逻辑代数理论
1.5.1逻辑代数中运算关系
1.5.2逻辑函数表达式
1.6逻辑表达式的化简
1.6.1使用运算律化简逻辑表达式
1.6.2使用卡诺图化简逻辑表达式
1.6.3不完全指定逻辑功能的化简
1.6.4输入变量的卡诺图表示
1.7毛刺产生及消除
1.8数字码制表示和转换
1.8.1数字码制表示
1.8.2数字码制转换
1.9组合逻辑电路
1.9.1编码器
1.9.2译码器
1.9.3码转换器
1.9.4数据选择器
1.9.5数据比较器
1.9.6加法器
1.9.7减法器
1.9.8加法器/减法器
1.9.9乘法器
1.10时序逻辑电路
1.10.1时序逻辑电路类型
1.10.2时序逻辑电路特点
1.10.3基本SR锁存器
1.10.4同步SR锁存器
1.10.5D锁存器
1.10.6D触发器
1.10.7其他触发器
1.10.8普通寄存器
1.10.9移位寄存器
1.10.10存储器
1.11有限自动状态机
1.11.1有限自动状态机原理
1.11.2状态图表示及实现
1.11.3三位计数器
第2章可编程逻辑器件工艺和结构
2.1可编程逻辑器件发展历史
2.2可编程逻辑器件工艺
2.3可编程逻辑器件结构
2.3.1PROM原理及结构
2.3.2PAL原理及结构
2.3.3PLA原理及结构
2.3.4CPLD原理及结构
2.3.5FPGA原理及结构
2.3.6CPLD和FPGA比较
2.4Xilinx可编程逻辑器件
2.4.1Xilinx CPLD芯片介绍
2.4.2Xilinx FPGA芯片介绍
2.4.3Xilinx PROM芯片介绍
第3章Xilinx ISE设计流程
3.1ISE设计套件介绍
3.2创建新的设计工程
3.3ISE开发平台主界面及功能
3.3.1Design（设计）面板
3.3.2Console（控制台）面板
3.3.3Workspace
3.4创建并添加新源文件
3.5添加设计代码
3.5.1Verilog HDL设计代码的添加
3.5.2VHDL设计代码的添加
3.6设计综合
3.6.1Xilinx综合工具功能
3.6.2设计综合
3.7设计行为仿真
3.7.1为Verilog HDL设计添加测试向量
3.7.2为VHDL设计添加测试向量
3.7.3运行行为仿真
3.8添加引脚约束文件
3.9设计实现
3.9.1运行设计实现工具
3.9.2查看布局布线结果
3.10布局布线后仿真
3.11产生比特流文件
3.12下载比特流文件到FPGA
3.13生成存储器配置文件并烧写存储器
3.13.1生成BPI存储器配置文件
3.13.2编程BPI文件到BPI存储器
第4章VHDL语言规范
4.1VHDL程序结构和配置
4.1.1VHDL程序结构框架
4.1.2VHDL实体
4.1.3VHDL结构体
4.1.4配置声明
4.2VHDL语言描述风格
4.2.1行为描述
4.2.2数据流描述
4.2.3结构化描述
4.3VHDL语言要素
4.3.1字符集
4.3.2语言要素、分隔符和分界符
4.3.3标识符
4.3.4抽象文字
4.3.5字符文字
4.3.6字符串文字
4.3.7比特字符串文字
4.3.8注释
4.3.9保留字
4.3.10允许替换的字符
4.4VHDL设计资源共享
4.4.1库的声明和调用
4.4.2子程序和函数声明
4.4.3函数体和子程序体
4.4.4子程序和函数重载
4.4.5解析函数
4.4.6包声明
4.4.7包体
4.5VHDL类型
4.5.1标量类型
4.5.2复合类型
4.5.3访问类型
4.5.4文件类型
4.5.5保护类型
4.6VHDL声明
4.6.1类型声明
4.6.2子类型声明
4.6.3对象
4.6.4属性声明
4.6.5元件声明
4.6.6组模板声明
4.6.7组声明
4.7VHDL说明
4.7.1属性说明
4.7.2配置说明
4.7.3断开说明
4.8VHDL名字
4.8.1简单名字
4.8.2选择名字
4.8.3索引名字
4.8.4切片名字
4.8.5属性名字
4.9VHDL表达式
4.9.1VHDL操作符
4.9.2VHDL操作数
4.10VHDL顺序描述语句
4.10.1wait语句
4.10.2断言和报告语句
4.10.3信号分配语句
4.10.4变量分配语句
4.10.5子程序调用语句
4.10.6if语句
4.10.7case语句
4.10.8loop语句
4.10.9next语句
4.10.10exit语句
4.10.11return语句
4.10.12null语句
4.11VHDL并发描述语句
4.11.1块语句
4.11.2进程描述语句
4.11.3并行过程调用语句
4.11.4并行断言语句
4.11.5并行信号分配语句
4.11.6元件例化语句
4.11.7生成语句
第5章Verilog HDL语言规范
5.1Verilog HDL语言发展
5.2Verilog HDL程序结构
5.2.1模块声明
5.2.2模块端口定义
5.2.3逻辑功能定义
5.3Verilog HDL描述方式
5.3.1行为级描述方式
5.3.2数据流描述方式
5.3.3结构级描述方式
5.3.4开关级描述方式
5.4Verilog HDL语言要素
5.4.1注释
5.4.2间隔符
5.4.3标识符
5.4.4关键字
5.4.5系统任务和函数
5.4.6编译器命令
5.4.7运算符
5.4.8数字
5.4.9字符串
5.4.10属性
5.5Verilog HDL数据类型
5.5.1值的集合
5.5.2网络和变量
5.5.3向量
5.5.4强度
5.5.5隐含声明
5.5.6网络类型
5.5.7寄存器类型
5.5.8整数、实数、时间和实时时间
5.5.9数组
5.5.10参数
5.5.11Verilog HDL名字空间
5.6Verilog HDL表达式
5.6.1操作符
5.6.2操作数
5.6.3延迟表达式
5.6.4表达式的位宽
5.6.5有符号表达式
5.6.6分配和截断
5.7Verilog HDL分配
5.7.1连续分配
5.7.2过程分配
5.8Verilog HDL门级和开关级描述
5.8.1门和开关声明
5.8.2逻辑门
5.8.3输出门
5.8.4三态门
5.8.5MOS开关
5.8.6双向传输开关
5.8.7CMOS开关
5.8.8pull门
5.8.9逻辑强度建模
5.8.10组合信号的强度和值
5.8.11通过非电阻器件的强度降低
5.8.12通过电阻器件的强度降低
5.8.13网络类型强度
5.8.14门和网络延迟
5.9Verilog HDL用户自定义原语
5.9.1UDP定义
5.9.2组合电路UDP
5.9.3电平触发的时序UDP
5.9.4边沿触发的时序电路UDP
5.9.5初始化状态寄存器
5.9.6UDP例化
5.9.7边沿触发和电平触发的混合行为
5.10Verilog HDL行为描述语句
5.10.1过程语句
5.10.2过程连续分配
5.10.3条件语句
5.10.4case语句
5.10.5循环语句
5.10.6过程时序控制
5.10.7语句块
5.10.8结构化的过程
5.11Verilog HDL任务和函数
5.11.1任务和函数的区别
5.11.2任务和任务使能
5.11.3禁止命名的块和任务
5.11.4函数和函数调用
5.12Verilog HDL层次化结构
5.12.1模块和模块例化
5.12.2覆盖模块参数值
5.12.3端口
5.12.4生成结构
5.12.5层次化的名字
5.12.6向上名字引用
5.12.7范围规则
5.13Verilog HDL设计配置
5.13.1配置格式
5.13.2库
5.13.3配置例子
5.13.4显示库绑定信息
5.13.5库映射例子
5.14Verilog HDL指定块
5.14.1模块路径声明
5.14.2为路径分配延迟
5.14.3混合模块路径延迟和分布式延迟
5.14.4驱动连线逻辑
5.14.5脉冲过滤行为的控制
5.15Verilog HDL时序检查
5.15.1使用稳定窗口检查时序
5.15.2用于时钟和控制信号的时序检查
5.15.3边沿控制标识符
5.15.4提示符： 用户定义对时序冲突的响应
5.15.5使能有条件事件的时序检查
5.15.6向量信号的时序检查
5.15.7负时序检查
5.16Verilog HDL SDF逆向注解
5.16.1映射SDF结构到Verilog
5.16.2多个注解
5.16.3多个SDF文件
5.16.4脉冲限制注解
5.16.5SDF到Verilog延迟值映射
5.17Verilog HDL系统任务和函数
5.17.1显示任务
5.17.2文件输入输出系统任务和函数
5.17.3时间标度系统任务
5.17.4仿真控制任务
5.17.5可编程逻辑阵列建模系统任务
5.17.6随机分析任务
5.17.7仿真时间系统函数
5.17.8转换函数
5.17.9概率分布函数
5.17.10命令行输入
5.17.11数学函数
5.18Verilog HDL的VCD文件
5.18.1四态VCD文件的创建
5.18.2四态VCD文件的格式
5.18.3扩展VCD文件的创建
5.18.4扩展VCD文件的格式
5.19Verilog HDL编译器指令
5.19.1'celldefine和'endcelldefine
5.19.2'default_nettype
5.19.3'define和'undef
5.19.4'ifdef、'else、'elsif、'endif、'ifndef
5.19.5'include
5.19.6'resetall
5.19.7'line
5.19.8'timescale
5.19.9'unconnected_drive和'nounconnected_drive
5.19.10'pragma
5.19.11'begin_keywords和'end_keyword
5.20Verilog HDL编程语言接口PLI
5.20.1Verilog HDL PLI发展过程
5.20.2Verilog HDL PLI提供的功能
5.20.3Verilog HDL PLI原理
5.20.4Verilog HDL VPI工作原理
第6章基本数字逻辑单元HDL描述
6.1组合逻辑电路的HDL描述
6.1.1逻辑门的HDL描述
6.1.2编码器HDL描述
6.1.3译码器HDL描述
6.1.4数据选择器HDL描述
6.1.5数字比较器HDL描述
6.1.6总线缓冲器HDL描述
6.2数据运算操作HDL描述
6.2.1加法操作HDL描述
6.2.2减法操作HDL描述
6.2.3乘法操作HDL描述
6.2.4除法操作HDL描述
6.2.5算术逻辑单元HDL描述
6.3时序逻辑电路HDL描述
6.3.1触发器和锁存器的HDL描述
6.3.2计数器HDL描述
6.3.3移位寄存器HDL描述
6.3.4脉冲宽度调制PWM HDL描述
6.4存储器HDL描述
6.4.1ROM HDL描述
6.4.2RAM HDL描述
6.5有限自动状态机HDL描述
6.5.1FSM设计原理
6.5.2FSM的分类及描述
第7章基于HDL数字系统实现
7.1设计所用外设的原理
7.1.1LED灯
7.1.2开关
7.1.3七段数码管
7.1.4VGA显示器
7.1.5通用异步接收发送器
7.2系统设计原理
7.3建立新的设计工程
7.4基于VHDL的系统设计实现
7.4.1设计分频时钟模块2
7.4.2设计和仿真计数器模块
7.4.3设计顶层模块
7.4.4设计分频时钟模块1
7.4.5设计七段数码管模块
7.4.6设计分频时钟模块3
7.4.7设计通用异步收发器模块
7.4.8设计分频时钟模块4
7.4.9设计VGA控制器模块
7.5基于Verilog HDL的系统设计实现
7.5.1设计分频时钟模块2
7.5.2设计和仿真计数器模块
7.5.3设计顶层模块
7.5.4设计分频时钟模块1
7.5.5设计七段数码管模块
7.5.6设计分频时钟模块3
7.5.7设计通用异步收发器模块
7.5.8设计分频时钟模块4
7.5.9设计VGA控制器模块
第8章数字系统高级设计技术
8.1HDL高级设计技巧
8.1.1逻辑复制和复用技术
8.1.2并行和流水线技术
8.1.3同步和异步单元处理技术
8.1.4逻辑处理技术
8.2IP核设计技术
8.2.1IP核分类
8.2.2IP核优化
8.2.3IP核生成
8.3可编程逻辑器件调试
8.3.1多路复用技术的应用
8.3.2虚拟逻辑分析工具
8.3.3ChipScope Pro调试工具概述
第9章基于IP核数字系统实现
9.1建立新的设计工程
9.2添加和配置时钟IP核
9.3添加和配置计数器IP核
9.4生成顶层设计文件
9.5生成时钟资源模块例化模板
9.5.1生成VHDL时钟资源例化模板
9.5.2生成Verilog HDL时钟资源例化模板
9.6生成计数器模块例化模板
9.6.1生成VHDL计数器例化模板
9.6.2生成Verilog HDL计数器例化模板
9.7创建HDL时钟分频模块
9.8完成顶层设计文件
9.9添加顶层引脚约束文件
第10章数模混合系统设计
10.1模数转换器原理
10.1.1模数转换器的参数
10.1.2模数转换器的类型
10.2数模转换器原理
10.2.1数模转换器的参数
10.2.2数模转换器的类型
10.3基于并行ADC的数字电压表的设计
10.3.1数字电压表的功能和结构
10.3.2模块设计
10.3.3设计实现
10.4基于串行ADC的数字电压表的设计
10.4.1系统设计原理
10.4.2设计实现
10.5基于DAC的信号发生器的设计
10.5.1函数信号发生器设计原理
10.5.2设计实现
第11章软核处理器PicoBlaze原理及应用
11.1片上可编程系统概论
11.1.1片上MCU和专用MCU的比较
11.1.2片上MCU和片上逻辑的比较
11.2PicoBlaze处理器原理及结构分析
11.2.1PicoBlaze处理器特点
11.2.2PicoBlaze处理器应用框架
11.2.3PicoBlaze处理器内部结构
11.3PicoBlaze处理器指令集
11.3.1PicoBlaze指令集
11.3.2控制程序转移指令
11.3.3中断指令
11.3.4逻辑操作指令
11.3.5算术运算指令
11.3.6循环转移指令
11.3.7输入和输出指令
11.4PicoBlaze处理器汇编程序
11.4.1KCPSM3汇编器原理及操作
11.4.2KCPSM3编程语法
11.4.3KCPSM3中断处理
11.4.4KCPSM3中CALL/RETURN栈
11.4.5KCPSM3共享程序空间
11.4.6KCPSM3输入/输出端口设计
附录Verilog HDL（IEEE 1364—2005）关键字列表
参考文献
1.1数字逻辑的发展史
1.2开关系统
1.2.10和1的概念
1.2.2开关系统的优势
1.2.3晶体管作为开关
1.2.4半导体物理器件
1.2.5半导体逻辑电路
1.2.6逻辑电路符号描述
1.3半导体数字集成电路
1.3.1集成电路的发展
1.3.2集成电路构成
1.3.3集成电路版图
1.4基本逻辑门电路分析
1.4.1基本逻辑门电路的描述
1.4.2逻辑门电路的传输特性
1.4.3基本逻辑门集成电路
1.4.4不同工艺逻辑门的连接
1.5逻辑代数理论
1.5.1逻辑代数中运算关系
1.5.2逻辑函数表达式
1.6逻辑表达式的化简
1.6.1使用运算律化简逻辑表达式
1.6.2使用卡诺图化简逻辑表达式
1.6.3不完全指定逻辑功能的化简
1.6.4输入变量的卡诺图表示
1.7毛刺产生及消除
1.8数字码制表示和转换
1.8.1数字码制表示
1.8.2数字码制转换
1.9组合逻辑电路
1.9.1编码器
1.9.2译码器
1.9.3码转换器
1.9.4数据选择器
1.9.5数据比较器
1.9.6加法器
1.9.7减法器
1.9.8加法器/减法器
1.9.9乘法器
1.10时序逻辑电路
1.10.1时序逻辑电路类型
1.10.2时序逻辑电路特点
1.10.3基本SR锁存器
1.10.4同步SR锁存器
1.10.5D锁存器
1.10.6D触发器
1.10.7其他触发器
1.10.8普通寄存器
1.10.9移位寄存器
1.10.10存储器
1.11有限自动状态机
1.11.1有限自动状态机原理
1.11.2状态图表示及实现
1.11.3三位计数器
第2章可编程逻辑器件工艺和结构
2.1可编程逻辑器件发展历史
2.2可编程逻辑器件工艺
2.3可编程逻辑器件结构
2.3.1PROM原理及结构
2.3.2PAL原理及结构
2.3.3PLA原理及结构
2.3.4CPLD原理及结构
2.3.5FPGA原理及结构
2.3.6CPLD和FPGA比较
2.4Xilinx可编程逻辑器件
2.4.1Xilinx CPLD芯片介绍
2.4.2Xilinx FPGA芯片介绍
2.4.3Xilinx PROM芯片介绍
第3章Xilinx ISE设计流程
3.1ISE设计套件介绍
3.2创建新的设计工程
3.3ISE开发平台主界面及功能
3.3.1Design（设计）面板
3.3.2Console（控制台）面板
3.3.3Workspace
3.4创建并添加新源文件
3.5添加设计代码
3.5.1Verilog HDL设计代码的添加
3.5.2VHDL设计代码的添加
3.6设计综合
3.6.1Xilinx综合工具功能
3.6.2设计综合
3.7设计行为仿真
3.7.1为Verilog HDL设计添加测试向量
3.7.2为VHDL设计添加测试向量
3.7.3运行行为仿真
3.8添加引脚约束文件
3.9设计实现
3.9.1运行设计实现工具
3.9.2查看布局布线结果
3.10布局布线后仿真
3.11产生比特流文件
3.12下载比特流文件到FPGA
3.13生成存储器配置文件并烧写存储器
3.13.1生成BPI存储器配置文件
3.13.2编程BPI文件到BPI存储器
第4章VHDL语言规范
4.1VHDL程序结构和配置
4.1.1VHDL程序结构框架
4.1.2VHDL实体
4.1.3VHDL结构体
4.1.4配置声明
4.2VHDL语言描述风格
4.2.1行为描述
4.2.2数据流描述
4.2.3结构化描述
4.3VHDL语言要素
4.3.1字符集
4.3.2语言要素、分隔符和分界符
4.3.3标识符
4.3.4抽象文字
4.3.5字符文字
4.3.6字符串文字
4.3.7比特字符串文字
4.3.8注释
4.3.9保留字
4.3.10允许替换的字符
4.4VHDL设计资源共享
4.4.1库的声明和调用
4.4.2子程序和函数声明
4.4.3函数体和子程序体
4.4.4子程序和函数重载
4.4.5解析函数
4.4.6包声明
4.4.7包体
4.5VHDL类型
4.5.1标量类型
4.5.2复合类型
4.5.3访问类型
4.5.4文件类型
4.5.5保护类型
4.6VHDL声明
4.6.1类型声明
4.6.2子类型声明
4.6.3对象
4.6.4属性声明
4.6.5元件声明
4.6.6组模板声明
4.6.7组声明
4.7VHDL说明
4.7.1属性说明
4.7.2配置说明
4.7.3断开说明
4.8VHDL名字
4.8.1简单名字
4.8.2选择名字
4.8.3索引名字
4.8.4切片名字
4.8.5属性名字
4.9VHDL表达式
4.9.1VHDL操作符
4.9.2VHDL操作数
4.10VHDL顺序描述语句
4.10.1wait语句
4.10.2断言和报告语句
4.10.3信号分配语句
4.10.4变量分配语句
4.10.5子程序调用语句
4.10.6if语句
4.10.7case语句
4.10.8loop语句
4.10.9next语句
4.10.10exit语句
4.10.11return语句
4.10.12null语句
4.11VHDL并发描述语句
4.11.1块语句
4.11.2进程描述语句
4.11.3并行过程调用语句
4.11.4并行断言语句
4.11.5并行信号分配语句
4.11.6元件例化语句
4.11.7生成语句
第5章Verilog HDL语言规范
5.1Verilog HDL语言发展
5.2Verilog HDL程序结构
5.2.1模块声明
5.2.2模块端口定义
5.2.3逻辑功能定义
5.3Verilog HDL描述方式
5.3.1行为级描述方式
5.3.2数据流描述方式
5.3.3结构级描述方式
5.3.4开关级描述方式
5.4Verilog HDL语言要素
5.4.1注释
5.4.2间隔符
5.4.3标识符
5.4.4关键字
5.4.5系统任务和函数
5.4.6编译器命令
5.4.7运算符
5.4.8数字
5.4.9字符串
5.4.10属性
5.5Verilog HDL数据类型
5.5.1值的集合
5.5.2网络和变量
5.5.3向量
5.5.4强度
5.5.5隐含声明
5.5.6网络类型
5.5.7寄存器类型
5.5.8整数、实数、时间和实时时间
5.5.9数组
5.5.10参数
5.5.11Verilog HDL名字空间
5.6Verilog HDL表达式
5.6.1操作符
5.6.2操作数
5.6.3延迟表达式
5.6.4表达式的位宽
5.6.5有符号表达式
5.6.6分配和截断
5.7Verilog HDL分配
5.7.1连续分配
5.7.2过程分配
5.8Verilog HDL门级和开关级描述
5.8.1门和开关声明
5.8.2逻辑门
5.8.3输出门
5.8.4三态门
5.8.5MOS开关
5.8.6双向传输开关
5.8.7CMOS开关
5.8.8pull门
5.8.9逻辑强度建模
5.8.10组合信号的强度和值
5.8.11通过非电阻器件的强度降低
5.8.12通过电阻器件的强度降低
5.8.13网络类型强度
5.8.14门和网络延迟
5.9Verilog HDL用户自定义原语
5.9.1UDP定义
5.9.2组合电路UDP
5.9.3电平触发的时序UDP
5.9.4边沿触发的时序电路UDP
5.9.5初始化状态寄存器
5.9.6UDP例化
5.9.7边沿触发和电平触发的混合行为
5.10Verilog HDL行为描述语句
5.10.1过程语句
5.10.2过程连续分配
5.10.3条件语句
5.10.4case语句
5.10.5循环语句
5.10.6过程时序控制
5.10.7语句块
5.10.8结构化的过程
5.11Verilog HDL任务和函数
5.11.1任务和函数的区别
5.11.2任务和任务使能
5.11.3禁止命名的块和任务
5.11.4函数和函数调用
5.12Verilog HDL层次化结构
5.12.1模块和模块例化
5.12.2覆盖模块参数值
5.12.3端口
5.12.4生成结构
5.12.5层次化的名字
5.12.6向上名字引用
5.12.7范围规则
5.13Verilog HDL设计配置
5.13.1配置格式
5.13.2库
5.13.3配置例子
5.13.4显示库绑定信息
5.13.5库映射例子
5.14Verilog HDL指定块
5.14.1模块路径声明
5.14.2为路径分配延迟
5.14.3混合模块路径延迟和分布式延迟
5.14.4驱动连线逻辑
5.14.5脉冲过滤行为的控制
5.15Verilog HDL时序检查
5.15.1使用稳定窗口检查时序
5.15.2用于时钟和控制信号的时序检查
5.15.3边沿控制标识符
5.15.4提示符： 用户定义对时序冲突的响应
5.15.5使能有条件事件的时序检查
5.15.6向量信号的时序检查
5.15.7负时序检查
5.16Verilog HDL SDF逆向注解
5.16.1映射SDF结构到Verilog
5.16.2多个注解
5.16.3多个SDF文件
5.16.4脉冲限制注解
5.16.5SDF到Verilog延迟值映射
5.17Verilog HDL系统任务和函数
5.17.1显示任务
5.17.2文件输入输出系统任务和函数
5.17.3时间标度系统任务
5.17.4仿真控制任务
5.17.5可编程逻辑阵列建模系统任务
5.17.6随机分析任务
5.17.7仿真时间系统函数
5.17.8转换函数
5.17.9概率分布函数
5.17.10命令行输入
5.17.11数学函数
5.18Verilog HDL的VCD文件
5.18.1四态VCD文件的创建
5.18.2四态VCD文件的格式
5.18.3扩展VCD文件的创建
5.18.4扩展VCD文件的格式
5.19Verilog HDL编译器指令
5.19.1'celldefine和'endcelldefine
5.19.2'default_nettype
5.19.3'define和'undef
5.19.4'ifdef、'else、'elsif、'endif、'ifndef
5.19.5'include
5.19.6'resetall
5.19.7'line
5.19.8'timescale
5.19.9'unconnected_drive和'nounconnected_drive
5.19.10'pragma
5.19.11'begin_keywords和'end_keyword
5.20Verilog HDL编程语言接口PLI
5.20.1Verilog HDL PLI发展过程
5.20.2Verilog HDL PLI提供的功能
5.20.3Verilog HDL PLI原理
5.20.4Verilog HDL VPI工作原理
第6章基本数字逻辑单元HDL描述
6.1组合逻辑电路的HDL描述
6.1.1逻辑门的HDL描述
6.1.2编码器HDL描述
6.1.3译码器HDL描述
6.1.4数据选择器HDL描述
6.1.5数字比较器HDL描述
6.1.6总线缓冲器HDL描述
6.2数据运算操作HDL描述
6.2.1加法操作HDL描述
6.2.2减法操作HDL描述
6.2.3乘法操作HDL描述
6.2.4除法操作HDL描述
6.2.5算术逻辑单元HDL描述
6.3时序逻辑电路HDL描述
6.3.1触发器和锁存器的HDL描述
6.3.2计数器HDL描述
6.3.3移位寄存器HDL描述
6.3.4脉冲宽度调制PWM HDL描述
6.4存储器HDL描述
6.4.1ROM HDL描述
6.4.2RAM HDL描述
6.5有限自动状态机HDL描述
6.5.1FSM设计原理
6.5.2FSM的分类及描述
第7章基于HDL数字系统实现
7.1设计所用外设的原理
7.1.1LED灯
7.1.2开关
7.1.3七段数码管
7.1.4VGA显示器
7.1.5通用异步接收发送器
7.2系统设计原理
7.3建立新的设计工程
7.4基于VHDL的系统设计实现
7.4.1设计分频时钟模块2
7.4.2设计和仿真计数器模块
7.4.3设计顶层模块
7.4.4设计分频时钟模块1
7.4.5设计七段数码管模块
7.4.6设计分频时钟模块3
7.4.7设计通用异步收发器模块
7.4.8设计分频时钟模块4
7.4.9设计VGA控制器模块
7.5基于Verilog HDL的系统设计实现
7.5.1设计分频时钟模块2
7.5.2设计和仿真计数器模块
7.5.3设计顶层模块
7.5.4设计分频时钟模块1
7.5.5设计七段数码管模块
7.5.6设计分频时钟模块3
7.5.7设计通用异步收发器模块
7.5.8设计分频时钟模块4
7.5.9设计VGA控制器模块
第8章数字系统高级设计技术
8.1HDL高级设计技巧
8.1.1逻辑复制和复用技术
8.1.2并行和流水线技术
8.1.3同步和异步单元处理技术
8.1.4逻辑处理技术
8.2IP核设计技术
8.2.1IP核分类
8.2.2IP核优化
8.2.3IP核生成
8.3可编程逻辑器件调试
8.3.1多路复用技术的应用
8.3.2虚拟逻辑分析工具
8.3.3ChipScope Pro调试工具概述
第9章基于IP核数字系统实现
9.1建立新的设计工程
9.2添加和配置时钟IP核
9.3添加和配置计数器IP核
9.4生成顶层设计文件
9.5生成时钟资源模块例化模板
9.5.1生成VHDL时钟资源例化模板
9.5.2生成Verilog HDL时钟资源例化模板
9.6生成计数器模块例化模板
9.6.1生成VHDL计数器例化模板
9.6.2生成Verilog HDL计数器例化模板
9.7创建HDL时钟分频模块
9.8完成顶层设计文件
9.9添加顶层引脚约束文件
第10章数模混合系统设计
10.1模数转换器原理
10.1.1模数转换器的参数
10.1.2模数转换器的类型
10.2数模转换器原理
10.2.1数模转换器的参数
10.2.2数模转换器的类型
10.3基于并行ADC的数字电压表的设计
10.3.1数字电压表的功能和结构
10.3.2模块设计
10.3.3设计实现
10.4基于串行ADC的数字电压表的设计
10.4.1系统设计原理
10.4.2设计实现
10.5基于DAC的信号发生器的设计
10.5.1函数信号发生器设计原理
10.5.2设计实现
第11章软核处理器PicoBlaze原理及应用
11.1片上可编程系统概论
11.1.1片上MCU和专用MCU的比较
11.1.2片上MCU和片上逻辑的比较
11.2PicoBlaze处理器原理及结构分析
11.2.1PicoBlaze处理器特点
11.2.2PicoBlaze处理器应用框架
11.2.3PicoBlaze处理器内部结构
11.3PicoBlaze处理器指令集
11.3.1PicoBlaze指令集
11.3.2控制程序转移指令
11.3.3中断指令
11.3.4逻辑操作指令
11.3.5算术运算指令
11.3.6循环转移指令
11.3.7输入和输出指令
11.4PicoBlaze处理器汇编程序
11.4.1KCPSM3汇编器原理及操作
11.4.2KCPSM3编程语法
11.4.3KCPSM3中断处理
11.4.4KCPSM3中CALL/RETURN栈
11.4.5KCPSM3共享程序空间
11.4.6KCPSM3输入/输出端口设计
附录Verilog HDL（IEEE 1364—2005）关键字列表
参考文献
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