EDA技术与Verilog HDL

　　《EDA技术与Verilog HDL》根据课堂教学和实验操作的要求，以提高实际工程设计能力为目的，深入浅出地对EDA技术、Verilog HDL硬件描述语言、FPGA开发应用及相关知识做了系统和完整的介绍，使读者通过《EDA技术与Verilog HDL》的学习并完成推荐的实验，能初步了解和掌握EDA的基本内容及实用技术。全书包括4部分：第一部分介绍EDA的基本知识、常用EDA工具的使用方法和目标器件的结构原理；第二部分以向导的形式和实例为主的方法介绍多种不同的设计输入方法；第三部分介绍Verilog的设计优化；第四部分详述基于EDA技术的典型设计项目。各章都安排了习题和针对性较强的实验与设计。书中列举的大部分Verilog设计实例和实验示例实现的EDA工具平台是Quartus II 9.X，硬件平台是Cyclone III系列FPGA，并在EDA实验系统上通过了硬件测试。《EDA技术与Verilog HDL》对于EDA技术和硬件描述语言的介绍具有系统性、完整性和相对独立性，故其定位既是EDA课程的课本，也是面向对应专业就业和深造而必需的EDA技术速成教程。《EDA技术与Verilog HDL》可作为高等院校电子工程、通信、工业自动化、计算机应用技术、电子对抗、仪器仪表、数字信号或图像处理等专业的本科生或研究生的电子设计、EDA技术课程和Verilog硬件描述语言的教材及实验指导书，同时也可作为相关专业技术人员的自学参考书。《EDA技术与Verilog HDL》提供相关的重要资料，包括授课课件、实验指导课件、实验示例源文件和设计，读者可以通过清华大学出版社网站下载或作者的网站索取。

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第1章 概述 1
1.1 EDA技术及其发展 1
1.2 EDA技术实现的目标 3
1.3 硬件描述语言Verilog HDL 4
1.4 其他常用硬件描述语言 5
1.5 HDL综合 6
1.6 基于HDL的自顶向下设计方法 8
1.7 EDA技术的优势 11
1.8 EDA的发展趋势 12
习题 14
第2章 EDA设计流程及其工具 15
2.1 FPGA/CPLD开发流程 15
2.1.1 设计输入（原理图/HDL文本编辑） 15
2.1.2 综合 16
2.1.3 适配 17
2.1.4 时序仿真与功能仿真 17
2.1.5 编程下载 18
2.1.6 硬件测试 18
2.2 ASIC及其设计流程 18
2.2.1 ASIC设计方法简介 18
2.2.2 一般ASIC设计的流程 20
2.3 常用EDA工具 21
2.3.1 设计输入编辑器 22
2.3.2 HDL综合器 22
2.3.3 仿真器 23
2.3.4 适配器 24
2.3.5 下载器 25
2.4 Quartus II简介 25
2.5 IP核简介 26
习题 28
第3章 FPGA/CPLD结构与应用 29
3.1 概述 29
3.1.1 可编程逻辑器件的发展历程 29
3.1.2 可编程逻辑器件的分类 30
3.2 简单PLD原理 31
3.2.1 电路符号表示 31
3.2.2 PROM 32
3.2.3 PLA 34
3.2.4 PAL 35
3.2.5 GAL 36
3.3 CPLD的结构与工作原理 38
3.4 FPGA结构与工作原理 41
3.4.1 查找表逻辑结构 42
3.4.2 Cyclone III系列器件的结构与原理 42
3.5 硬件测试技术 48
3.5.1 内部逻辑测试 48
3.5.2 JTAG边界扫描测试 48
3.5.3 嵌入式逻辑分析仪 52
3.6 FPGA/CPLD产品概述 52
3.6.1 Lattice公司的CPLD器件系列 52
3.6.2 Xilinx公司的FPGA和CPLD器件系列 53
3.6.3 Altera公司的FPGA和CPLD器件系列 55
3.6.4 Actel公司的FPGA器件 58
3.6.5 Altera公司的FPGA配置方式与配置器件 58
3.7 编程与配置 59
3.7.1 使用JTAG的CPLD在系统编程 60
3.7.2 使用JTAG在线配置FPGA 61
3.7.3 FPGA专用配置器件 61
3.7.4 使用单片机配置FPGA 63
3.7.5 使用CPLD配置FPGA 64
习题 64
第4章 Verilog HDL设计初步 66
4.1 组合电路的Verilog HDL描述 66
4.1.1 4选1多路选择器及其Verilog HDL描述1 66
4.1.2 4选1多路选择器及其Verilog HDL描述2 74
4.1.3 4选1多路选择器及其Verilog HDL描述3 76
4.1.4 4选1多路选择器及其Verilog HDL描述4 78
4.1.5 简单加法器及其Verilog HDL描述 79
4.2 时序电路的Verilog HDL描述 83
4.2.1 边沿触发型D触发器及其Verilog描述 84
4.2.2 电平触发型锁存器及其Verilog描述 85
4.2.3 含异步清0和时钟使能结构的D触发器及其Verilog描述 86
4.2.4 含同步清0结构的D触发器及其Verilog描述 87
4.2.5 含异步清0的锁存器及其Verilog描述 88
4.2.6 Verilog的时钟过程描述注意要点 88
4.2.7 异步时序电路 89
4.3 计数器的Verilog HDL设计 90
4.3.1 4位二进制加法计数器及其Verilog描述 90
4.3.2 功能更全面的计数器设计 91
习题 93
第5章 Quartus II应用初步 96
5.1 基本设计流程 96
5.1.1 建立工作库文件夹和编辑设计文件 96
5.1.2 创建工程 97
5.1.3 编译前设置 99
5.1.4 全程编译 100
5.1.5 时序仿真 101
5.1.6 应用RTL电路图观察器 104
5.2 引脚设置与硬件验证 105
5.2.1 引脚锁定 105
5.2.2 编译文件下载 106
5.2.3 AS模式编程 108
5.2.4 JTAG间接模式编程配置器件 108
5.2.5 USB-Blaster编程配置器件使用方法 110
5.2.6 其他的锁定引脚方法 110
5.3 嵌入式逻辑分析仪使用方法 112
5.4 编辑SignalTap II的触发信号 116
5.5 原理图输入设计方法 117
5.5.1 层次化设计流程 118
5.5.2 应用宏模块的多层次原理图设计 121
5.5.3 74系列宏模块逻辑功能真值表查询 125
习题 125
实验与设计 126
5-1 设计含异步清0、同步加载与时钟使能的计数器 126
5-2 4选1多路选择器设计实验 127
5-3 采用原理图输入法设计8位全加器 128
5-4 十六进制7段数码显示译码器设计 128
5-5 采用原理图输入法设计8位十进制显示的频率计 130
5-6 数码扫描显示电路设计 130
第6章 Verilog HDL设计进阶 132
6.1 过程结构中的赋值语句 132
6.1.1 过程中的阻塞式赋值 132
6.1.2 过程中的非阻塞式赋值 133
6.1.3 进一步了解阻塞式和非阻塞式赋值的内在规律 134
6.2 过程语句归纳 138
6.3 移位寄存器之Verilog HDL设计 141
6.3.1 含同步并行预置功能的8位移位寄存器设计 142
6.3.2 移位模式可控的8位移位寄存器设计 143
6.3.3 使用移位操作符设计移位寄存器 144
6.3.4 使用循环语句设计乘法器 145
6.4 if语句概述 149
6.5 双向和三态电路设计 152
6.5.1 三态控制电路设计 152
6.5.2 双向端口设计 153
6.5.3 三态总线电路设计 154
6.6 不同类型的分频电路设计 156
6.6.1 同步加载分频电路设计 157
6.6.2 异步加载分频电路设计 159
6.6.3 异步清0分频电路设计 159
6.6.4 同步清0分频电路设计 160
6.7 半整数与奇数分频电路设计 161
6.8 Verilog HDL的RTL表述 162
6.8.1 行为描述 163
6.8.2 数据流描述 164
6.8.3 结构描述 164
习题 165
实验与设计 166
6-1 半整数与奇数分频器设计 166
6-2 简易分频器设计 166
6-3 VGA彩条信号显示控制电路设计 167
6-4 基于时序电路的移位相加型8位硬件乘法器设计 170
6-5 移位寄存器设计 171
6-6 串/并转换数码静态显示控制电路设计 172
6-7 并/串转换扩展输入口电路设计 172
第7章 宏功能模块与IP应用 173
7.1 宏功能模块概述 173
7.1.1 知识产权核的应用 173
……
第8章 Verilog有限状态机设计 219
第9章 Verilog HDL基本要素与语句 259
第10章 系统优化、时序分析和Synplify应用 289
第11章 Verilog仿真验证 326
第12章 SOPC技术 359
附录A EDA开发系统相关软硬件简介 388
A.1 KX_7C5E+型EDA开发系统配置及实验简介 388
A.2 辅助开发板A使用简介 391
A.3 辅助开发板B使用简介 393
A.4 KX_PK4等系列EDA实验开发系统实验图 394
A.5 MIF文件生成器使用方法 396
参考文献 399