Verilog HLD 数字系统设计与验证

　　本书全面介绍如何使用Verilog HDL进行数字电路设计、仿真和验证。全书共分为Verilog HDL语法基础与基本电路单元设计、系统设计与验证和附录三个组成部分。本书以Verilog-1995和verilog-2001标准为基础，重视电路仿真与验证，紧密结合设计实践，可以帮助读者掌握规范的电路设计方法。书中大量的例题可直接用于读者的设计实践，具有良好的参考价值。本书适合通信工程、电子工程及相关专业的高年级本科生、硕士生作为教材使用，同时也可供进行集成电路设计和可编程逻辑器件设计的工程师参考使用。

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第一部分 语法基础与基本电路单元设计
　第1章 引言
　　1.1 VerilogHDL语言的产生与发展
　　1.2 设计流程
　　1.3 VerilogHDL在电路仿真中的应用
　　　1.3.1 使用Verilog建立电路模型
　　　1.3.2 编写测试代码testbench
　　1.4 VerilogHDL在电路综合中的应用
　　思考与练习
　第2章 Verilog代码结构
　　2.1 模块的结构
　　　2.1.1 Verilog中的标识符
　　　2.1.2 Verilog中端口和内部变量的定义
　　　2.1.3 注释语句
　　　2.1.4 内部功能描述语句
　　2.2 电路功能描述方式
　　　2.2.1 数据流描述方式
　　　2.2.2 行为描述方式
　　　2.2.3 结构描述方式
　　　2.2.4 混合描述方式
　　思考与练习
　第3章 Verilog中的常量、变量与数据类型
　　3.1 常量
　　　3.1.1 数值的表示方法
　　　3.1.2 参数型常量
　　3.2 变量
　　　3.2.1 wire类型的变量
　　　3.2.2 reg类型的变量
　　　3.2.3 integer类型的变量
　　　3.2.4 memory类型的变量
　　3.3 块语句与变量的赋值
　　　3.3.1 块语句
　　　3.3.2 阻塞赋值和非阻塞赋值
　　思考与练习
　第4章 操作符／运算符
　　4.1 算术操作符
　　4.2 关系操作符
　　4.3 相等关系操作符
　　4.4 逻辑操作符
　　4.5 按位操作符
　　4.6 缩位（归约）操作符
　　4.7 移位操作符
　　4.8 条件操作符
　　4.9 并位（位拼接）操作符
　　4.10 操作符的优先级
　　思考与练习
　第5章 条件语句与循环语句
　　5.1 if-else语句
　　　5.1.1 if-else语句的语法结构
　　　5.1.2 if-else语句与锁存器
　　5.2 case，casez和casex语句
　　　5.2.1 case语句
　　　5.2.2 casez和casex语句
　　　5.2.3 case语句与锁存器
　　5.3 循环语句
　　　5.3.1 forever循环语句
　　　5.3.2 repeat循环语句
　　　5.3.3 while循环语句
　　　5.3.4 for循环语句
　　思考与练习
　第6章 任务与函数
　　6.1 任务
　　　6.1.1 任务定义
　　　6.1.2 任务调用
　　　6.1.3 任务定义与调用举例
　　6.2 函数
　　　6.2.1 函数的定义
　　　6.2.2 函数的调用
　　　6.2.3 函数定义与调用举例
　　6.3 任务与函数的异同小结
　　思考与练习
　第7章 用户定义的原语
　　7.1 UDP的定义
　……
第8章 状态机
第9章 系统任务与编译预处理
第10章 常用基本电路单元设计
第二部分 系统设计与验证
第11章 静态定时分析、时钟与同步化设计
第12章 Verilog设计验证技术
第13章 典型复杂电路设计与分析
第14章 通信系统中的异步复用电路
第15章 通用异步收发器的设计与验证
第16章 Viterbi译码器电路
附录A 可编程逻辑器件
附录B ModelSim SE使用指南
附录C Xilinx ISE+modelSim使用指南
附录D Altera Quartus II+Synplify Pro+ModelSim使用指南
附录E Verilog（IEEE Std-1364-1995）关键字
参考文献