书籍详情
数字系统设计与VHDL（第二版）
作者：（美）罗斯 著，金明录，刘倩 译
出版社：电子工业出版社
出版时间：2008-08-01
ISBN：9787121067280
定价：¥55.00
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内容简介
本书是为本科生和研究生撰写的数字系统设计高级课程教材，它把工业标准硬件描述语言VHDL和数字系统设计融为一体。作者首先复习了数字系统设计的基本原理，然后从VHDL语言的基础知识开始，覆盖了许多基于VHDL语言的数字系统设计高级专题。学生了解基本原理之后，学习数字系统设计的最好方法是通过实际例子。因此本书中包含了丰富的设计实例，从简单的二进制加法器到复杂的微处理机设计，书中都进行了详细的介绍。本书的最大特点不是把VHDL语言作为单纯的程序语言来讲解，而是把重点放在VHDL语言在数字系统设计中的实际应用上。本书可作为高等院校电子、电气和计算机专业本科生、硕士生的教材，也可作为相关工程技术人员的参考书。
作者简介
Charles H.Roth，Jr.，分别在明尼苏达大学、麻省理工学院和斯坦福大学获得电子工程专业本科，硕士和博士学位，1961年就职于得克萨斯大学奥斯汀分校，目前是电气与计算机工程系的教授。Roth博士曾开发了逻辑设计课程的自学平台， 因其出色的工程教育模式获General Dynamics Award奖。他的授课和研究领域涵盖了数字系统理论和设计、微计算机系统和VHDL应用，出版了4本著作。
目录
第1章 逻辑设计基本原理简介
1.1 组合逻辑电路
1.2 布尔代数与代数式的化简
1.3 卡诺图
1.3.1 用卡诺图中嵌入的变量进行化简
1.4 用与非门和或非门进行设计
1.5 组合电路中的冒险
1.6 触发器和锁存器
1.7 MEALY时序电路设计
1.7.1 MEALY时序电路设计例子1：序列检测器
1.7.2 MEALY时序电路设计例子2：BCD码一余3码转换器
1.8 MOORE时序电路设计
1.8.1 MOORE电路例子1：序列检测器
1.8.2 MOORE电路设计例子2：非归零码-曼彻斯特码转换器
1.9 等价状态和状态表化简
1.10 时序电路的时序
1.10.1 传输延迟、建立时间和保持时间
1.10.2 最大时钟工作频率
1.10.3 时序条件
1.10.4 时序电路中的毛刺
1.10.5 同步设计
1.11 三态逻辑和总线
习题
第2章 VHDL简介
2.1 计算机辅助设计
2.2 硬件描述语言
2.2.1 如何学习一种语言
2.3 组合逻辑电路的VHDL描述
2.4 VHDL模块
2.4.1 四位全加器
2.4.2 BUFFER模式的使用
2.5 顺序语句和进程语句
2.6 用进程语句模拟触发器
2.7 含有WAIT语句的进程
2.8 两种VHDL延迟：传输延迟和惯性延迟
2.9 VHDL代码的编译、仿真与综合
2.9.1 多进程仿真
2.10 VHDL数据类型和运算符
2.10.1 数据类型
2.10.2 VHDL语言的运算符
2.11 简单综合示例
2.12 多路选择器的VHDL设计
2.12.1 并发语句的使用
2.12.2 进程的使用
2.13 VHDL语言的库
2.14 用VHDL进程语句模拟寄存器和计数器
2.15 VHDL的行为和结构描述方式
2.15.1 时序机建模
2.16 变量、信号和常数
2.16.1 常数
2.17 数组
2.17.1 矩阵
2.18 VHDL中的循环语句
2.19 ASSERT和REPORT语句
习题
第3章 可编程逻辑器件简介
3.1 可编程逻辑器件简介
3.2 简单可编程逻辑器件
3.2.1 只读存储器
3.2.2 可编程逻辑阵列
3.2.3 可编程阵列逻辑
3.2.4 可编程逻辑器件/通用阵列逻辑
3.3 复杂可编程逻辑器件
3.3.1 CPLD示例：XILINX公司的COOLRUNNER系列芯片
3 2 2 可编程逻辑阵列
3.2.3 可编程阵列逻辑
3.2.4 可编程逻辑器件， 通用阵列逻辑
3.3 复杂可编程逻辑器件
3.3.1 CPLD示例：Xilinx公司的CoolRunner系列芯片
3.4 现场可编程门阵列
3.4.1 FPGA的结构
3.4.2 FPGA编程技术
3.4.3 可编程逻辑模块的结构
3.4.4 可编程互联
3.4.5 FPGA中的可编程I/O模块
3.4.6 FPGA中的专用元件
3.4.7 FPGA的应用
3.4.8 FPGA设计流程
习题
第4章 设计举例
4.1 BCD码-七段显示译码器
4.2 BCD加法器
4.3 32位加法器
4.3.1 先行进位加法器
4.4 交通灯控制器
4.5 控制电路状态图
4.6 记分板和控制器
4.6.1 数据通道
4.6.2 控制器
4.6.3 VHLD模型
4.7 同步与去抖动
4.7.1 单脉冲发生器
4.8 相加-移位结构乘法器
4.9 阵列结构乘法器
4.9.1 VHDL编程
4.10 有符号整数/分数的乘法
4.11 键盘扫描器
4.11.1 扫描器
4.11.2 去抖动器
4.11.3 译码器
4.11.4 控制器
4.11.5 VHDL代码
4.11.6 键盘扫描器的测试平台
4.12 二进制除法器的设计
4.12.1 无符号数除法器
4.12.2 有符号数除法器
习题
第5章 SM图与微程序
5.1 状态机流程图
5.2 SM图的推导
5.2.1 二进制乘法器
5.2.2 掷骰子游戏
5.3 SM图的实现
5.3.1 二进制乘法器控制器的实现
5.4 掷骰子游戏的实现
5.5 微程序
5.5.1 双地址微代码
5.5.2 单限制量、单地址微代码
5.5.3 掷骰子游戏控制器的微程序实现
5.6 链接状态机
习题
第6章 FPGA设计实例
第7章 浮点数算数
第8章 VHDL语言的高级议题
第9章 RISC微处理器设计
第10章 硬件测试和可测试性设计
第11章 设计实例补充
附录A VHDL语言小结
附录B IEEE标准库
附录C TEXTIO包集合
附录D 专题设计项目
索引
参考文献
1.1 组合逻辑电路
1.2 布尔代数与代数式的化简
1.3 卡诺图
1.3.1 用卡诺图中嵌入的变量进行化简
1.4 用与非门和或非门进行设计
1.5 组合电路中的冒险
1.6 触发器和锁存器
1.7 MEALY时序电路设计
1.7.1 MEALY时序电路设计例子1：序列检测器
1.7.2 MEALY时序电路设计例子2：BCD码一余3码转换器
1.8 MOORE时序电路设计
1.8.1 MOORE电路例子1：序列检测器
1.8.2 MOORE电路设计例子2：非归零码-曼彻斯特码转换器
1.9 等价状态和状态表化简
1.10 时序电路的时序
1.10.1 传输延迟、建立时间和保持时间
1.10.2 最大时钟工作频率
1.10.3 时序条件
1.10.4 时序电路中的毛刺
1.10.5 同步设计
1.11 三态逻辑和总线
习题
第2章 VHDL简介
2.1 计算机辅助设计
2.2 硬件描述语言
2.2.1 如何学习一种语言
2.3 组合逻辑电路的VHDL描述
2.4 VHDL模块
2.4.1 四位全加器
2.4.2 BUFFER模式的使用
2.5 顺序语句和进程语句
2.6 用进程语句模拟触发器
2.7 含有WAIT语句的进程
2.8 两种VHDL延迟：传输延迟和惯性延迟
2.9 VHDL代码的编译、仿真与综合
2.9.1 多进程仿真
2.10 VHDL数据类型和运算符
2.10.1 数据类型
2.10.2 VHDL语言的运算符
2.11 简单综合示例
2.12 多路选择器的VHDL设计
2.12.1 并发语句的使用
2.12.2 进程的使用
2.13 VHDL语言的库
2.14 用VHDL进程语句模拟寄存器和计数器
2.15 VHDL的行为和结构描述方式
2.15.1 时序机建模
2.16 变量、信号和常数
2.16.1 常数
2.17 数组
2.17.1 矩阵
2.18 VHDL中的循环语句
2.19 ASSERT和REPORT语句
习题
第3章 可编程逻辑器件简介
3.1 可编程逻辑器件简介
3.2 简单可编程逻辑器件
3.2.1 只读存储器
3.2.2 可编程逻辑阵列
3.2.3 可编程阵列逻辑
3.2.4 可编程逻辑器件/通用阵列逻辑
3.3 复杂可编程逻辑器件
3.3.1 CPLD示例：XILINX公司的COOLRUNNER系列芯片
3 2 2 可编程逻辑阵列
3.2.3 可编程阵列逻辑
3.2.4 可编程逻辑器件， 通用阵列逻辑
3.3 复杂可编程逻辑器件
3.3.1 CPLD示例：Xilinx公司的CoolRunner系列芯片
3.4 现场可编程门阵列
3.4.1 FPGA的结构
3.4.2 FPGA编程技术
3.4.3 可编程逻辑模块的结构
3.4.4 可编程互联
3.4.5 FPGA中的可编程I/O模块
3.4.6 FPGA中的专用元件
3.4.7 FPGA的应用
3.4.8 FPGA设计流程
习题
第4章 设计举例
4.1 BCD码-七段显示译码器
4.2 BCD加法器
4.3 32位加法器
4.3.1 先行进位加法器
4.4 交通灯控制器
4.5 控制电路状态图
4.6 记分板和控制器
4.6.1 数据通道
4.6.2 控制器
4.6.3 VHLD模型
4.7 同步与去抖动
4.7.1 单脉冲发生器
4.8 相加-移位结构乘法器
4.9 阵列结构乘法器
4.9.1 VHDL编程
4.10 有符号整数/分数的乘法
4.11 键盘扫描器
4.11.1 扫描器
4.11.2 去抖动器
4.11.3 译码器
4.11.4 控制器
4.11.5 VHDL代码
4.11.6 键盘扫描器的测试平台
4.12 二进制除法器的设计
4.12.1 无符号数除法器
4.12.2 有符号数除法器
习题
第5章 SM图与微程序
5.1 状态机流程图
5.2 SM图的推导
5.2.1 二进制乘法器
5.2.2 掷骰子游戏
5.3 SM图的实现
5.3.1 二进制乘法器控制器的实现
5.4 掷骰子游戏的实现
5.5 微程序
5.5.1 双地址微代码
5.5.2 单限制量、单地址微代码
5.5.3 掷骰子游戏控制器的微程序实现
5.6 链接状态机
习题
第6章 FPGA设计实例
第7章 浮点数算数
第8章 VHDL语言的高级议题
第9章 RISC微处理器设计
第10章 硬件测试和可测试性设计
第11章 设计实例补充
附录A VHDL语言小结
附录B IEEE标准库
附录C TEXTIO包集合
附录D 专题设计项目
索引
参考文献
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