书籍详情
Verilog FPGA芯片设计
作者：林灶生、刘绍汉
出版社：北京航空航天大学出版社
出版时间：2006-07-01
ISBN：9787810777391
定价：¥35.00
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内容简介
除讲述基本的设计技巧外，还深入介绍了多模块整合设计技术，适合各层次设计者参考使用。内容包括数字逻辑设计与Verilog发展历史，Veril og设计风格与概念，Verilog设计结构，门级描述，数据流建模，行为描述，函数及任务，UDP逻辑电路与状态机，Verilog程序设计技巧，电路延时时序的设定及实用专题设计范例等。《Verilog FPGA 芯片设计（附光盘）》适于大专院校电子类及计算机工程类本科及研究生，以及相关领域的工程设计人员使用。
作者简介
暂缺《Verilog FPGA芯片设计》作者简介
目录
第1章 数字逻辑设计与Verilog的发展过程
1.1 计算机辅助设计与集成电路产业1
1.2 硬件描述语言3
1.3 集成电路芯片设计流程3
第2章 Verilog 设计风格与概念
2.1 设计风格5
2.1.1 设计者与修改原因5
2.1.2 设计代码的注释和说明5
2.1.3 设计过程注意事项6
2.2 基本概念7
2.2.1 操作符7
2.2.2 注释说明与空白7
2.2.3 数字8
2.2.4 字符串9
2.2.5 标识符、关键词及系统函数10
2.2.6 信息显示于标准的输出12
2.2.7 仿真监视13
2.2.8 结束仿真14
参考文献15
第3章 Verilog设计结构
3.1 设计方法17
3.2 模块17
3.3 端口19
3.4 模块实例的引用20
3.5 数据类型21
3.5.1 数值集合21
3.5.2 线网22
3.5.3 寄存器23
3.5.4 向量23
3.5.5 数字24
3.5.6 参数24
3.5.7 数组与内存25
3.5.8 三态25
参考文献26
第4章 门级描述
4.1 and，or，nand，nor，xor及xnor门27
4.2 buf及not门29
4.3 实例说明30
4.4 多路输入选择器实例40
习题45
参考文献45
第5章 数据流建模
5.1 连续赋值46
5.2 表达式47
5.2.1 常数值表达式47
5.2.2 操作数47
5.2.3 操作符48
5.3 应用实例60
5.3.1 38译码器60
5.3.2 42编码器62
5.3.3 4位加法器64
5.3.4 14多路输出选择器65
5.3.5 3位多数位表决器67
5.3.6 1位全减器68
习 题70
参考文献70
第6章 行为描述
6.1 过程性结构71
6.1.1 initial区块71
6.1.2 always区块71
6.2 过程性赋值76
6.2.1 阻塞过程性赋值76
6.2.2 非阻塞过程性赋值79
6.3 begin…end块语句82
6.4 if语句82
6.5 case语句93
6.6 casez语句99
6.7 casex语句102
6.8 循环105
6.8.1 for循环105
6.8.2 while循环115
6.8.3 forever循环116
6.8.4 repeat循环116
6.9 begin…end区块语句119
6.10 fork…join区块语句120
6.11 wait语句121
6.12 实用范例122
6.12.1 两位数BCD计数器122
6.12.2 BCD码加法器125
6.12.3 16字节双端口RAM129
6.12.4 16字节单端口RAM132
习题135
参考文献135
第7章 函数及任务
7.1 函数136
7.2 任务143
7.3 函数调用函数147
7.4 任务调用函数及任务149
7.5 系统函数与任务151
7.5.1 与实数有关的系统函数与任务151
7.5.2 显示与写入系统任务152
7.5.3 驱动器计数系统函数152
7.5.4 文件输出系统任务153
7.5.5 结束执行系统任务154
7.5.6 时序检查系统任务154
7.5.7 测试信号系统任务155
7.5.8 加载内存系统任务155
7.5.9 时间刻度系统函数与任务156
7.5.10 储存与重新激活系统任务158
7.5.11 复位系统任务158
7.5.12 其它系统任务与函数158
习 题160
参考文献160
第8章 用户定义的原语逻辑电路与状态机
8.1 UDP的设计方法162
8.2 用UDP描述组合逻辑电路163
8.3 用UDP描述时序逻辑电路166
8.4 状态机169
8.4.1 Moore状态机169
8.4.2 Mealy状态机181
习题199
参考文献200
第9章 Verilog程序设计技巧
9.1 程序设计201
9.1.1 如何设计综合电路201
9.1.2 数学表达式的顺序及群集202
9.1.3 if语句与case语句的比较203
9.2 编译器预处理命令203
9.2.1 `include204
9.2.2 `define与`undef204
9.2.3 `timescale205
9.2.4 `resetall206
9.2.5 `ifdef，`else与`endif206
参考文献207
第10章 电路延迟时序的设定
10.1 逻辑门延迟208
10.2 连接线延迟210
10.3 模块路径延迟210
10.3.1 特定区块210
10.3.2 特定参数213
10.4 跳变沿敏感的路径延迟214
10.5 状态相关路径延迟216
10.6 延迟时间值设定218
习题219
参考文献220
第11章 实用专题设计范例
11.1 0～9999 十进制计数器221
11.2 16位移位式乘法器227
11.3 16位固定点式乘法器230
11.4 16位布斯乘法器234
11.5 16位移位式除法器237
11.6 16位重存与非重存除法器242
11.7 移动蛇控制电路248
11.8 键盘控制电路257
11.9 循环冗余校验电路264
11.10 浮点数运算器电路271
11.10.1 浮点数加法器272
11.10.2 浮点数乘法器277
参考文献282
1.1 计算机辅助设计与集成电路产业1
1.2 硬件描述语言3
1.3 集成电路芯片设计流程3
第2章 Verilog 设计风格与概念
2.1 设计风格5
2.1.1 设计者与修改原因5
2.1.2 设计代码的注释和说明5
2.1.3 设计过程注意事项6
2.2 基本概念7
2.2.1 操作符7
2.2.2 注释说明与空白7
2.2.3 数字8
2.2.4 字符串9
2.2.5 标识符、关键词及系统函数10
2.2.6 信息显示于标准的输出12
2.2.7 仿真监视13
2.2.8 结束仿真14
参考文献15
第3章 Verilog设计结构
3.1 设计方法17
3.2 模块17
3.3 端口19
3.4 模块实例的引用20
3.5 数据类型21
3.5.1 数值集合21
3.5.2 线网22
3.5.3 寄存器23
3.5.4 向量23
3.5.5 数字24
3.5.6 参数24
3.5.7 数组与内存25
3.5.8 三态25
参考文献26
第4章 门级描述
4.1 and，or，nand，nor，xor及xnor门27
4.2 buf及not门29
4.3 实例说明30
4.4 多路输入选择器实例40
习题45
参考文献45
第5章 数据流建模
5.1 连续赋值46
5.2 表达式47
5.2.1 常数值表达式47
5.2.2 操作数47
5.2.3 操作符48
5.3 应用实例60
5.3.1 38译码器60
5.3.2 42编码器62
5.3.3 4位加法器64
5.3.4 14多路输出选择器65
5.3.5 3位多数位表决器67
5.3.6 1位全减器68
习 题70
参考文献70
第6章 行为描述
6.1 过程性结构71
6.1.1 initial区块71
6.1.2 always区块71
6.2 过程性赋值76
6.2.1 阻塞过程性赋值76
6.2.2 非阻塞过程性赋值79
6.3 begin…end块语句82
6.4 if语句82
6.5 case语句93
6.6 casez语句99
6.7 casex语句102
6.8 循环105
6.8.1 for循环105
6.8.2 while循环115
6.8.3 forever循环116
6.8.4 repeat循环116
6.9 begin…end区块语句119
6.10 fork…join区块语句120
6.11 wait语句121
6.12 实用范例122
6.12.1 两位数BCD计数器122
6.12.2 BCD码加法器125
6.12.3 16字节双端口RAM129
6.12.4 16字节单端口RAM132
习题135
参考文献135
第7章 函数及任务
7.1 函数136
7.2 任务143
7.3 函数调用函数147
7.4 任务调用函数及任务149
7.5 系统函数与任务151
7.5.1 与实数有关的系统函数与任务151
7.5.2 显示与写入系统任务152
7.5.3 驱动器计数系统函数152
7.5.4 文件输出系统任务153
7.5.5 结束执行系统任务154
7.5.6 时序检查系统任务154
7.5.7 测试信号系统任务155
7.5.8 加载内存系统任务155
7.5.9 时间刻度系统函数与任务156
7.5.10 储存与重新激活系统任务158
7.5.11 复位系统任务158
7.5.12 其它系统任务与函数158
习 题160
参考文献160
第8章 用户定义的原语逻辑电路与状态机
8.1 UDP的设计方法162
8.2 用UDP描述组合逻辑电路163
8.3 用UDP描述时序逻辑电路166
8.4 状态机169
8.4.1 Moore状态机169
8.4.2 Mealy状态机181
习题199
参考文献200
第9章 Verilog程序设计技巧
9.1 程序设计201
9.1.1 如何设计综合电路201
9.1.2 数学表达式的顺序及群集202
9.1.3 if语句与case语句的比较203
9.2 编译器预处理命令203
9.2.1 `include204
9.2.2 `define与`undef204
9.2.3 `timescale205
9.2.4 `resetall206
9.2.5 `ifdef，`else与`endif206
参考文献207
第10章 电路延迟时序的设定
10.1 逻辑门延迟208
10.2 连接线延迟210
10.3 模块路径延迟210
10.3.1 特定区块210
10.3.2 特定参数213
10.4 跳变沿敏感的路径延迟214
10.5 状态相关路径延迟216
10.6 延迟时间值设定218
习题219
参考文献220
第11章 实用专题设计范例
11.1 0～9999 十进制计数器221
11.2 16位移位式乘法器227
11.3 16位固定点式乘法器230
11.4 16位布斯乘法器234
11.5 16位移位式除法器237
11.6 16位重存与非重存除法器242
11.7 移动蛇控制电路248
11.8 键盘控制电路257
11.9 循环冗余校验电路264
11.10 浮点数运算器电路271
11.10.1 浮点数加法器272
11.10.2 浮点数乘法器277
参考文献282
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