VLSI测试方法学和可测性设计

　　本书系统介绍超大规模集成电路（VLSI）的测试方法学和的可测性设计，为读者进行更深层次的电路设计、模拟、测试和分析打下良好的基础，也为电路（包括电路级、芯片级和系统级）的设计、制造、测试和应用之间建立一个相互交流的平台。 本书主要内容为电路测试、分析的基本概念和理论，数字电路的描述和模拟方法，组合电路和时序电路的测试生成方法，专用可测性设计，扫描和边界扫描理论，IDDQ测试，随机和伪随机测试原理，各种测试生成电路结构及其生成序列之间的关系，与MY邓列相关的其他测试生成方法，内建自测度原理，各种数据压缩结构和压缩关系，专用电路Memory和SoC等的可测性设计方法。 本书既可作为人一集成电路设计、制造、测试、应用，EDA和ATE专业人员的参考用书，也可作为高等院校高年级学生和研究生的专业课程教材。

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第0章概述
0.1研究意义
0.2章节安排
0.3常用术语
第1章电路分析基础
1.1验证、模拟和测试
1.1.1验证
1.1.2产品测试
1.2故障及故障检测
1.2.1故障检测的基本原理
1.2.2测试图形生成
1.3缺陷、失效和故障
1.3.1物理缺陷
1.3.2失效方式
1.3.3故障
1.3.4故障、失效和缺陷的关系
1.4故障模型
1.4.1SSA故障
1.4.2MSA故障
1.4.3桥接故障
1.4.4短路与开路故障
1.4.5延迟故障
1.4.6暂时失效
1.5故障的等效、支配和故障冗余
1.5.1故障表
1.5.2故障等效
1.5.3故障支配
1.5.4故障表化简
1.5.5故障冗余
1.6可控性、可观性及可测性
1.6.1CAMELOT可测性值计算方法
1.6.2基于概率法的可测性值计算
1.7数字电路的各种模型和描述方法
1.7.1开关函数
1.7.2逻辑函数的异或表达
1.7.3图
1.7.4BDD图
第2章模拟
2.1大规模设计模拟
2.1‘1Testbench
2.1.2基于设计阶段的模拟
2.2逻辑模拟
2.2.1编译模拟
2.2.2事件驱动模拟
2.2.3延迟模型
2.3故障模拟
2.3.1并行故障模拟
2.3.2演绎故障模拟
2.3.3并发性故障模拟
2.3.4故障模型结果分析
第3章组合电路的测试
3.1简介
3.2异或法
3.2.1异或法
3.2.2不可检测故障
3.2.3多输出电路
3.3布尔差分
3.3.1对原始输入节点的布尔差分
3.3.2布尔差分的性质
3.3.3对电路内部节点的布尔差分
3.4路径敏化法
3.4.1确定性算法的基本过程
3.4.2无扇出分支的路径敏化法
3.4.3有扇出分支的路径敏化法
3.5D算法
3.5.1D算法关键术语
3.5.2D算法的基本步骤
3.5.3D算法举例
3.6PODEM算法
3.6.1PODEM算法思路
3.6.2PODEM算法流程
3.6.3PODEM算法举例
3.7其他测试生成算法
3.7.1FAN算法
3.7.2其他算法
第4章时序电路的测试
4.1时序电路测试的概念
4.2时序电路的功能测试
4.2.1时序电路的检查序列
4.2.2时序电路功能测试
4.3时序电路的确定性测试生成
4.3.1Et寸序电路的模型
4.3.2时序电路的测试生成模型
4.3.3扩展的向后驱赶算法
’4.3.4扩展的向后驱赶算法举例
4.4时序电路的其他测试生成方法
4.4.1FASTEST算法
4.4.2CONTEST算法
第5章专用可测性设计
5.1概述
5.2可测性分析
5.2.1可控性值的估计
5.2.2可观性值
5.2.3SCOAP算法描述
5.2.4可测性度量的应用
5.3可测性的改善方法
5.3.1插入测试点
5.3.2电路分块
5.4容易测试的电路
5.4.1C可测性
5.4.2变长测试
5.5组合电路的可测性设计
5.5.1用Reed-Muller模式设计组合电路
5.5.2异或门插人法
5.5.3组合电路的其他可测性设计方法
5.6时序电路可测性设计中的问题
5.6.1时序电路的初始化设计问题
5.6.2时间延迟效应的最小化
5.6.3逻辑冗余问题
5.6.4避免设计中非法状态
5.6.5增加逻辑以控制振荡
第6章扫描路径法
6.1简介
6.2扫描路径设计
6.2.1基本的扫描路径设计
6.2.2部分扫描设计
6.2.3隔离的串行扫描设计
6.2.4非串行的扫描设计
6.3扫描路径的测试方法
6.3.1组合电路部分的测试生成
6.3.2测试施加
6.3.3扫描路径测试举例
6.4扫描路径设计及测试举例
6.5扫描路径的结构
6.5.1XXffl触发器和电平敏化锁存器
6.5.2电平敏化扫描设计
6.5.3随机编址的存储单元
第7章边界扫描法
7.1边界扫描法的基本结构
7.2测试存取通道及控制
7.2.1测试存取通道的信号
7.2.2TAP控制器
7.2.3TAP控制器的操作
7.3寄存器及指令
7.3.1指令寄存器
7.3.2测试数据寄存器
7.3.3指令
7.4操作方式
7.4.1正常操作
7.4.2测试方式操作
7.4.3测试边界扫描寄存器
7.5边界扫描描述语言
7.5.1主体
7.5.2BSDL描述器件举例
第8章随机测试和伪随机测试
8.1随机测试
8.1.1随机测试的概念
8.1.2故障检测率的估算
8.1.3测试图形长度的计算
8.1：4输入变量的优化
8.2伪随机序列
8.2.1同余伪随机序列
8.2.2反馈移位寄存器和异或门构成的伪随机序列生成电路
8.3LFSR的数学基础
8.3.1根据本原多项式优化伪随机序列发生电路
8.3.2LFSR的运算
8.3.3M序列的特性
8：4伪随机测试序列生成电路
8.4.1外接型PRSG
8.4.2内接型PRSG
8.4.3混合连接型PRSG
8.5与M序列相关的序列的生成方法
8.5.1Ford序列
8.5.2DeBmijn序列
8.6低功耗测试序列
8.6.1RSIC序列生成原理
8.6.2RSIC序列的数学表达
8.6.3RSIC序列的特性
第9章内建自测试
9.1内建自测试的概念
9.1.1内建自测试简介
9.1.2内建自测试的结构
9.1.3内建自测试的测试生成
9.2向应数据压缩
9.2.1奇偶测试
9.2.2“1”计数
9.2.3跳变次数压缩
9.3特征分析法
9.3.1特征分析原理
9.3.2串行输人特征寄存器
9.3.3多输入的特征分析
9.4内建自测试的结构
9.4.1内建自测试
9.4.2自动测试
9.4.3循环内建自测试
9.4.4内建逻辑块观测器
9.4.5随机测试组合块
9.4.6STUMPS
第10章电流测试
10.1简介
10.21Db0测试机理
10.2.1基本概念
10.2.2无故障电路的电流分析
10.2.3转换延迟
10.31DDQ测试方法
10.3.1片外测试
10.3.2片内测试
10.4故障检测
10.4.1桥接
10.4.2栅氧
10.4.3开路故障
10.4.4泄漏故障
10.4.5延迟故障
10.5测试图形生成
10.5.1基于电路级模型的测试图形生成
10.5.2基于泄漏故障模型的测试图形生成
10.6深亚微米技术对电流测试的影响
第11章存储器测试
11.1存储器电路模型
11.1.1功能模型
11.1.2存储单元
11.1.3RAM组成
11.2存储器的缺陷和故障模型
11.2.1缺陷
11.2.2阵列故障模型
11,2.3周边逻辑
11.3存储器测试的类型
11.3.1性能测试
11.3.2特征测试
11.3.3功能测试
11.3.4电流测试
11.4存储器测试算法
11.4.1MSCAN算法
11.4.2GALPAT算法
11.4.3算法型测试序列
11.4.4Checkerboard测试
11.4.5Marching图形序列
11.4.6March测试的表达方法
11.4.7各种存储器测试算法的分析
11.5存储器测试方法
11.5.1存储器直接存取测试
11.5.2存储器内建自测试
11.5.3宏测试
11.5.4各种存储器测试方法比较
11.6存储器的冗余和修复
第12章SoC测试
12.1SoC测试的基本问题
12.1.1SoC核的分类
12.1.2SoC测试问题
12.1.3存取、控制和隔离
12.2概念性的SoC测试结构
12.2.1测试源和测试收集
12.2.2测试存取机构
12.2.3测试壳
12.3测试策略
12.3.1核的非边界扫描测试
12.3.2核的边界扫描测试策略
12.41EEEPl500标准
12.5SoC测试再探索