书籍详情
VHDL语言与FPGA设计：基于Protel DXP开发平台
作者：刘瑞新主编；胡健，高明远等编著
出版社：机械工业出版社
出版时间：2004-01-01
ISBN：9787111141549
定价：¥35.00
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内容简介
Protel在国内已流行多年，其功能强大、资源丰富、操作简便、设计输出与其他EDA（电子设计自动化）工具的兼容性最好，是电子工程师进行电子设计的首选工具，也是大中专院校EDA教学的必选软件。Protel DXP同前面各种版本的Protel DXP的最大区别，就在于该版本完全支持用于FPGA设计的图形描述、VHDL语言描述及图形与语言的混合描述，并与Altera及Xilinx建立了良好的接口，提供了大量的FPGA设计宏单元。本书以Protel DXP为开发平台，详细介绍了VHDL语言的语法基础、组合逻辑电路设计、译码器设计时、序逻辑电路设计、状态机设计、CPU及外围器件设计，以及在Protel DXP环境下如何进行基于原理图的FPGA设计、基于VHDL语言的FPGA设计、原理图与VHDL的混合设计，并结合实例讲述了如何在Protel DXP环境下实现测试平台程序设计、设计仿真与调试、逻辑综合等内容。本书可作为大中专院校电子类、计算机类、自动化学、机电技术类专业的教材或教学参考书，也可供数字电路设计人员、大规模专用集成电路设计人员参考。
作者简介
暂缺《VHDL语言与FPGA设计：基于Protel DXP开发平台》作者简介
目录
前言
第1章 概述
1.1 PLD、CPLD及FPGA
1.2 CPLD/FPGA结构与原理
1.2.1 基于乘积项（Product-Term）的CPLD结构
1.2.2 乘积项结构CPLD的逻辑实现原理
1.2.3 查找表（Look-Up-Table）的原理与结构
1.2.4 基于查找表（LUT）的FPGA的结构
1.2.5 查找表结构的FPGA逻辑实现原理
1.3 数字系统的设计方法
1.3.1 传统的硬件设计方法
1.3.2 EDA设计
1.4 PLD系统设计方式
1.4.1 基于原理图的PLD设计
1.4.2 基于HDL的PLD设计
1.4.3 HDL与原理图的混合设计
1.5 硬件描述语言
1.5.1 硬件描述语言的分类
1.5.2 VHDL语言的特点
1.5.3 PLD开发工具
1.6 可编程逻辑器件的最新发展趋势
1.7 思考与练习
第2章 认识Protel DXP
2.1 Protel DXP的系统需求
2.2 初识Protel DXP
2.2.1 设置系统参数
2.2.2 Protel DXP文档组织
2.3 面板的操控
2.4 工具栏的摆放
2.4.1 启动原理图编辑器
2.4.2 摆放工具栏
2.5 关闭文档及编辑窗口
2.6 思考与练习
第3章 基于原理图的FPGA设计
3.1 认识Protel DXP_Sch设计界面
3.2 创建FPGA设计项目
3.2.1 创建项目组文档
3.2.2 FPGA项目文档
3.2.3 设置FPGA项目选项
3.3 创建原理图源文件
3.3.1 图纸创建及设置
3.3.2 厂家选择及单元库的装载
3.3.3 放置元件
3.3.4 放置端口
3.3.5 创建连接
3.4 设计配置
3.5 产生EDIF-FPGA网表
3.6 后向标注FPGA项目
3.7 后向标注PCB项目
3.8 仿真分析
3.8.1 创建测试平台文档
3.8.2 仿真FPGA设计
3.9 思考与练习
第4章 VHDL语言程序结构
4.1 VHDL程序的设计单元
4.1.1 实体的组织和设计
4.1.2 实体说明
4.1.3 构造体
4.2 构造体的描述方式
4.2.1 构造体的行为描述方式
4.2.2 构造体的数据流描述方式
4.2.3 构造体的结构描述方式
4.3 构造体的子结构
4.3.1 构造体的多模块描述
4.3.2 构造体的多进程描述
4.3.3 构造体的子程序描述
4.4 库、包集合及包集合体
4.4.1 库
4.4.2 包集合
4.4.3 包集合体
4.5 配置
4.6 在Protel DXP环境下编辑VHDL源文件
4.6.1 创建源文件
4.6.2 设计仿真
4.7 思考与练习
第5章 对象、数据类型及运算符
5.1 信号的使用
5.1.1 信号的初始化
5.1.2 信号的使用
5.2 变量的使用
5.3 常数及常量的使用
5.3.1 常数
5.3.2 常量
5.4 数据类型及子类型
5.4.1 标量类型
5.4.2 复合类型
5.4.3 存取及不完全类型
5.4.4 文件类型
5.5 类型转换及类型标记
5.5.1 显式类型转换
5.5.2 类型转换函数
5.5.3 多义常量类型
5.5.4 决断和非决断类型
5.6 了解VHDL的运算符
5.6.1 逻辑运算符
5.6.2 关系运算符
5.6.3 adding运算符
5.6.4 符号运算符
5.6.5 multiplying运算符
5.6.6 其他运算符
5.7 思考与练习
第6章 标准逻辑的使用
6.1 IEEE 1164标准
6.1.1 IEEE 1164标准的优点
6.1.2 使用标准逻辑包
6.1.3 std_logic_vector和Std_ulogic_vector
6.2 类型转换及标准逻辑
6.3 IEEE 1164标准逻辑数据类型
6.3.1 Std_ulogic类型
6.3.2 Std_ulogic_vector类型
6.3.3 Std_logic类型
6.3.4 Std_logic_vector类型
6.4 标准逻辑运算符
6.4.1 逻辑运算符
6.4.2 数组逻辑运算符
6.5 标准逻辑类型转换函数
6.5.1 类型转换函数
6.5.2 强制类型转换函数
6.6 边沿检测及其他函数
6.6.1 边沿检测函数
6.6.2 其他函数
6.7 1076.3标准
6.7.1 数值型数据类型的使用
6.7.2 数值型标准运算符
6.7.3 数字大小调整函数
6.7.4 数值类型转换函数
6.7.5 数值匹配函数
6.7.6 数值变换函数
6.8 思考与练习
第7章 并发语句
7.1 并发域
7.2 信号代入语句
7.2.1 并发信号代入语句
7.2.2 条件信号代入语句
7.2.3 选择信号代入语句
7.2.4 条件与选择信号代入语句的对比
7.3 并发过程调用语句
7.4 生成语句
7.4.1 for-generate语句
7.4.2 if-generate语句
7.5 并发进程语句
7.6 元件例化语句
7.7 端口及类属的映射语句
7.7.1 端口映射语句
7.7.2 类属映射语句
7.8 延时说明子句
7.8.1 惯性延时语句
7.8.2 传输延时语句
7.9 信号驱动
7.10 思考与练习
第8章 顺序语句
8.1 进程中的顺序语句
8.1.1 用进程语句描述组合逻辑
8.1.2 用进程语句描述寄存器逻辑
8.1.3 用进程语句描述状态机
8.1.4 用进程描述测试激励
8.2 子程序中的顺序语句
8.3 信号及变量代入语句
8.4 If语句
8.4.1 简单if语句结构
8.4.2 if语句的双路选择结构
8.4.3 if语句的多路选择结构
8.5 Case语句
8.6 Loop语句
8.6.1 For loop结构
8.6.2 While loop语句
8.6.3 无限循环语句
8.6.4 Exit语句
8.6.5 Next语句
8.7 Wait语句
8.7.1 wait on结构
8.7.2 wait-until结构
8.7.3 wait for结构
8.8 Assert语句
8.9 Null语句
8.10 思考与练习
第9章 对象的属性描述
9.1 数值类属性
9.1.1 一般数据的数值属性
9.1.2 数组的数值属性
9.1.3 块的数值属性
9.1.4 实体的数值属性
9.2 函数类属性
9.2.1 数据类型的属性函数
9.2.2 数组的属性函数
9.2.3 信号的属性函数
9.3 信号类属性
9.3.1 S'delayed[(t)]属性
9.3.2 S'stable[(t)]属性
9.3.3 S'quiet[(t)]属性
9.3.4 S'transaction[(t)]属性
9.4 数据类型类属性
9.5 区间类属性
9.6 自定义属性
9.7 思考与练习
第10章 配置
10.1 默认配置
10.2 元件建模与元件配置
10.2.1 元件建模
10.2.2 元件配置
10.3 Generic配置
10.4 Block的配置
10.5 构造体的配置
10.6 思考与练习
第11章 测试平台的描述
11.1 一个简单的测试台
11.2 用断言语句显示复杂字符串
11.3 使用循环语句及多进程
11.4 编写测试向量
11.5 使用text I/O
11.5.1 读出/写入表格数据
11.5.2 非表格数据的读出
11.6 使用Protel DXP测试平台程序模板
11.6.1 创建FPGA项目文档及源文件
11.6.2 为设计创建测试平台程序
11.7 思考与练习
第12章 VHDL与原理图的混合设计
12.1 创建VHDL设计文档
12.2 创建VHDL顶级原理图文档
12.3 FPGA项目设置
12.4 设计编译
12.5 创建VHDL测试平台程序
12.6 设计仿真
12.7 思考与练习
第13章 组合逻辑电路的VHDL设计
13.1 门电路设计
13.1.1 四2输入与非门（74HCT00）
13.1.2 四2输入或非门（74HCT32）
13.1.3 N输入与门
13.1.4 异或门
13.2 比较器的设计
13.2.1 4位二进制数大小比较器（74HC85）
13.2.2 8位相等比较器（74HCT688）
13.3 译码器的设计
13.3.1 7段BCD码显示译码器（74LS48）
13.3.2 对2-4译码器（72HCT139）
13.3.3 3-8线译码器（74LS138）
13.3.4 地址译码器（M68008）
13.4 数据选择器
13.5 编码器
13.5.1 8-3优先编码器（74LS148）
13.5.2 汉明纠错码编码器
13.6 运算器
13.6.1 半加器
13.6.2 全加器
13.6.3 N位加法器
13.6.4 全减器
13.6.5 4位加/减器
13.6.6 求补运算器
13.7 总线器件的设计
13.7.1 8位总线收发器（74HCT245）
13.7.2 三态总线
13.8 编码转换器
13.8.1 BCD码转换为二进制数
13.8.2 8421BCD码转换为余3码
13.8.3 BCD码转换为移位码
13.8.4 BCD码转换为格雷码
13.8.5 二进制转换成BCD码
13.9 奇偶校验位发生器设计
13.10 思考与练习
第14章 时序逻辑电路设计
14.1 触发器的设计
14.1.1 D触发器设计
14.1.2 JK触发器设计
14.2 计数器设计
14.2.1 同步计数器设计
14.2.2 异步计数器设计
14.3 寄存器设计
14.3.1 锁存寄存器设计
14.3.2 移位寄存器
14.4 思考与练习
第15章 有限状态机(FSMs)
15.1 反馈机制
15.1.1 反馈信号
15.1.2 反馈变量
15.2 Moore状态机
15.2.1 输出寄存器
15.2.2 输入寄存器
15.3 Mealy状态机
15.4 状态机的设计步骤
15.5 状态机设计举例
15.5.1 Mealy状态机设计
15.5.2 Moore状态机设计
15.6 思考与练习
第16章 CPU及外围器件设计
16.1 存储器设计
16.1.1 只读存储器（ROM）
16.1.2 随机读写存储器（RAM）
16.2 模数及数模转换器
16.2.1 模数转换器
16.2.2 数模转换器
16.3 简单微处理器设计
16.3.1 CPU指令定义包集合
16.3.2 运算函数包集合
16.3.3 256字节ROM设计
16.3.4 16字节RAM设计
16.3.5 8位CPU模型设计
16.3.6 微处理器系统结构描述
16.4 可编程并行接口8255A的设计
16.5 思考与练习
参考文献
第1章 概述
1.1 PLD、CPLD及FPGA
1.2 CPLD/FPGA结构与原理
1.2.1 基于乘积项（Product-Term）的CPLD结构
1.2.2 乘积项结构CPLD的逻辑实现原理
1.2.3 查找表（Look-Up-Table）的原理与结构
1.2.4 基于查找表（LUT）的FPGA的结构
1.2.5 查找表结构的FPGA逻辑实现原理
1.3 数字系统的设计方法
1.3.1 传统的硬件设计方法
1.3.2 EDA设计
1.4 PLD系统设计方式
1.4.1 基于原理图的PLD设计
1.4.2 基于HDL的PLD设计
1.4.3 HDL与原理图的混合设计
1.5 硬件描述语言
1.5.1 硬件描述语言的分类
1.5.2 VHDL语言的特点
1.5.3 PLD开发工具
1.6 可编程逻辑器件的最新发展趋势
1.7 思考与练习
第2章 认识Protel DXP
2.1 Protel DXP的系统需求
2.2 初识Protel DXP
2.2.1 设置系统参数
2.2.2 Protel DXP文档组织
2.3 面板的操控
2.4 工具栏的摆放
2.4.1 启动原理图编辑器
2.4.2 摆放工具栏
2.5 关闭文档及编辑窗口
2.6 思考与练习
第3章 基于原理图的FPGA设计
3.1 认识Protel DXP_Sch设计界面
3.2 创建FPGA设计项目
3.2.1 创建项目组文档
3.2.2 FPGA项目文档
3.2.3 设置FPGA项目选项
3.3 创建原理图源文件
3.3.1 图纸创建及设置
3.3.2 厂家选择及单元库的装载
3.3.3 放置元件
3.3.4 放置端口
3.3.5 创建连接
3.4 设计配置
3.5 产生EDIF-FPGA网表
3.6 后向标注FPGA项目
3.7 后向标注PCB项目
3.8 仿真分析
3.8.1 创建测试平台文档
3.8.2 仿真FPGA设计
3.9 思考与练习
第4章 VHDL语言程序结构
4.1 VHDL程序的设计单元
4.1.1 实体的组织和设计
4.1.2 实体说明
4.1.3 构造体
4.2 构造体的描述方式
4.2.1 构造体的行为描述方式
4.2.2 构造体的数据流描述方式
4.2.3 构造体的结构描述方式
4.3 构造体的子结构
4.3.1 构造体的多模块描述
4.3.2 构造体的多进程描述
4.3.3 构造体的子程序描述
4.4 库、包集合及包集合体
4.4.1 库
4.4.2 包集合
4.4.3 包集合体
4.5 配置
4.6 在Protel DXP环境下编辑VHDL源文件
4.6.1 创建源文件
4.6.2 设计仿真
4.7 思考与练习
第5章 对象、数据类型及运算符
5.1 信号的使用
5.1.1 信号的初始化
5.1.2 信号的使用
5.2 变量的使用
5.3 常数及常量的使用
5.3.1 常数
5.3.2 常量
5.4 数据类型及子类型
5.4.1 标量类型
5.4.2 复合类型
5.4.3 存取及不完全类型
5.4.4 文件类型
5.5 类型转换及类型标记
5.5.1 显式类型转换
5.5.2 类型转换函数
5.5.3 多义常量类型
5.5.4 决断和非决断类型
5.6 了解VHDL的运算符
5.6.1 逻辑运算符
5.6.2 关系运算符
5.6.3 adding运算符
5.6.4 符号运算符
5.6.5 multiplying运算符
5.6.6 其他运算符
5.7 思考与练习
第6章 标准逻辑的使用
6.1 IEEE 1164标准
6.1.1 IEEE 1164标准的优点
6.1.2 使用标准逻辑包
6.1.3 std_logic_vector和Std_ulogic_vector
6.2 类型转换及标准逻辑
6.3 IEEE 1164标准逻辑数据类型
6.3.1 Std_ulogic类型
6.3.2 Std_ulogic_vector类型
6.3.3 Std_logic类型
6.3.4 Std_logic_vector类型
6.4 标准逻辑运算符
6.4.1 逻辑运算符
6.4.2 数组逻辑运算符
6.5 标准逻辑类型转换函数
6.5.1 类型转换函数
6.5.2 强制类型转换函数
6.6 边沿检测及其他函数
6.6.1 边沿检测函数
6.6.2 其他函数
6.7 1076.3标准
6.7.1 数值型数据类型的使用
6.7.2 数值型标准运算符
6.7.3 数字大小调整函数
6.7.4 数值类型转换函数
6.7.5 数值匹配函数
6.7.6 数值变换函数
6.8 思考与练习
第7章 并发语句
7.1 并发域
7.2 信号代入语句
7.2.1 并发信号代入语句
7.2.2 条件信号代入语句
7.2.3 选择信号代入语句
7.2.4 条件与选择信号代入语句的对比
7.3 并发过程调用语句
7.4 生成语句
7.4.1 for-generate语句
7.4.2 if-generate语句
7.5 并发进程语句
7.6 元件例化语句
7.7 端口及类属的映射语句
7.7.1 端口映射语句
7.7.2 类属映射语句
7.8 延时说明子句
7.8.1 惯性延时语句
7.8.2 传输延时语句
7.9 信号驱动
7.10 思考与练习
第8章 顺序语句
8.1 进程中的顺序语句
8.1.1 用进程语句描述组合逻辑
8.1.2 用进程语句描述寄存器逻辑
8.1.3 用进程语句描述状态机
8.1.4 用进程描述测试激励
8.2 子程序中的顺序语句
8.3 信号及变量代入语句
8.4 If语句
8.4.1 简单if语句结构
8.4.2 if语句的双路选择结构
8.4.3 if语句的多路选择结构
8.5 Case语句
8.6 Loop语句
8.6.1 For loop结构
8.6.2 While loop语句
8.6.3 无限循环语句
8.6.4 Exit语句
8.6.5 Next语句
8.7 Wait语句
8.7.1 wait on结构
8.7.2 wait-until结构
8.7.3 wait for结构
8.8 Assert语句
8.9 Null语句
8.10 思考与练习
第9章 对象的属性描述
9.1 数值类属性
9.1.1 一般数据的数值属性
9.1.2 数组的数值属性
9.1.3 块的数值属性
9.1.4 实体的数值属性
9.2 函数类属性
9.2.1 数据类型的属性函数
9.2.2 数组的属性函数
9.2.3 信号的属性函数
9.3 信号类属性
9.3.1 S'delayed[(t)]属性
9.3.2 S'stable[(t)]属性
9.3.3 S'quiet[(t)]属性
9.3.4 S'transaction[(t)]属性
9.4 数据类型类属性
9.5 区间类属性
9.6 自定义属性
9.7 思考与练习
第10章 配置
10.1 默认配置
10.2 元件建模与元件配置
10.2.1 元件建模
10.2.2 元件配置
10.3 Generic配置
10.4 Block的配置
10.5 构造体的配置
10.6 思考与练习
第11章 测试平台的描述
11.1 一个简单的测试台
11.2 用断言语句显示复杂字符串
11.3 使用循环语句及多进程
11.4 编写测试向量
11.5 使用text I/O
11.5.1 读出/写入表格数据
11.5.2 非表格数据的读出
11.6 使用Protel DXP测试平台程序模板
11.6.1 创建FPGA项目文档及源文件
11.6.2 为设计创建测试平台程序
11.7 思考与练习
第12章 VHDL与原理图的混合设计
12.1 创建VHDL设计文档
12.2 创建VHDL顶级原理图文档
12.3 FPGA项目设置
12.4 设计编译
12.5 创建VHDL测试平台程序
12.6 设计仿真
12.7 思考与练习
第13章 组合逻辑电路的VHDL设计
13.1 门电路设计
13.1.1 四2输入与非门（74HCT00）
13.1.2 四2输入或非门（74HCT32）
13.1.3 N输入与门
13.1.4 异或门
13.2 比较器的设计
13.2.1 4位二进制数大小比较器（74HC85）
13.2.2 8位相等比较器（74HCT688）
13.3 译码器的设计
13.3.1 7段BCD码显示译码器（74LS48）
13.3.2 对2-4译码器（72HCT139）
13.3.3 3-8线译码器（74LS138）
13.3.4 地址译码器（M68008）
13.4 数据选择器
13.5 编码器
13.5.1 8-3优先编码器（74LS148）
13.5.2 汉明纠错码编码器
13.6 运算器
13.6.1 半加器
13.6.2 全加器
13.6.3 N位加法器
13.6.4 全减器
13.6.5 4位加/减器
13.6.6 求补运算器
13.7 总线器件的设计
13.7.1 8位总线收发器（74HCT245）
13.7.2 三态总线
13.8 编码转换器
13.8.1 BCD码转换为二进制数
13.8.2 8421BCD码转换为余3码
13.8.3 BCD码转换为移位码
13.8.4 BCD码转换为格雷码
13.8.5 二进制转换成BCD码
13.9 奇偶校验位发生器设计
13.10 思考与练习
第14章 时序逻辑电路设计
14.1 触发器的设计
14.1.1 D触发器设计
14.1.2 JK触发器设计
14.2 计数器设计
14.2.1 同步计数器设计
14.2.2 异步计数器设计
14.3 寄存器设计
14.3.1 锁存寄存器设计
14.3.2 移位寄存器
14.4 思考与练习
第15章 有限状态机(FSMs)
15.1 反馈机制
15.1.1 反馈信号
15.1.2 反馈变量
15.2 Moore状态机
15.2.1 输出寄存器
15.2.2 输入寄存器
15.3 Mealy状态机
15.4 状态机的设计步骤
15.5 状态机设计举例
15.5.1 Mealy状态机设计
15.5.2 Moore状态机设计
15.6 思考与练习
第16章 CPU及外围器件设计
16.1 存储器设计
16.1.1 只读存储器（ROM）
16.1.2 随机读写存储器（RAM）
16.2 模数及数模转换器
16.2.1 模数转换器
16.2.2 数模转换器
16.3 简单微处理器设计
16.3.1 CPU指令定义包集合
16.3.2 运算函数包集合
16.3.3 256字节ROM设计
16.3.4 16字节RAM设计
16.3.5 8位CPU模型设计
16.3.6 微处理器系统结构描述
16.4 可编程并行接口8255A的设计
16.5 思考与练习
参考文献
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