VERILOG HDL实用教程

　　本教材介绍在专用集成电路（ASIC：Application Specified Integrated Circuit）设计领域应用最广的硬件描述语言Verilog HDL。掌握这种语言后，可以像编制一个软件程序一样对一个电子系统的结构或功能进行描述，通过功能仿真、逻辑综合、版图综合、时序验证等一系列后续工作，借助电子设计自动化EDA（Electronic Design Automation）工具，最终完成电子系统的硬件实现（IC芯片或FPGA等）。本教材主要面向有一定逻辑设计基础与程序设计经验的电子类高年级本科生或研究生，同时也是一本电子类设计从业人员必备的工程参考书。

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第一章  电子系统设计与硬件描述语言
1.1 电子系统设计技术的发展过程
1.2 EDA设计主要流程
1.3 深亚微米技术给电子系统设计技术带来的挑战
1.4 硬件描述语言
习题
第二章  Verilog HDL设计入门
2.1 Bottom-up与Top-down设计方法
2.2 Verilog HDL的基本结构与硬件描述的设计过程
2.3 用Verilog HDL进行硬件设计的实现过程
习题
第三章  Verilog HDL基础知识
3.1 基本词法定义
3.2 数据类型
3.3 参数定义、宏替换及模拟时间单位的定标
3.4 运算符
习题
第四章  Verilog行为描述
4.1 Verilog HDL行为描述的构成框架
4.2 块语句
4.3 赋值语句
4.4 高级程序语句
4.5 Verilog任务与函数
习题
第五章  Verilog系统函数与编译向导
5.1 Verilog系统任务与系统函数
5.2 编译向导
习题
第六章  Verilog结构描述（一）：门级描述
6.1 Verilog HDL结构描述
6.2 Verilog基本门级元件
6.3 Verilog连接线类型与assign连续赋值语句
6.4 基本门与连线的延时表示
6.5 延时说明块(Specify Block）与时序检测
6.6 参数化模块的调用
习题
第七章  用户自定义元件UDP
7.1 UDP的基本定义
7.2 组合逻辑元件的UDP描述
7.3 电平触发时序元件的UDP描述
7.4 电平、边沿混合触发时序电路的UDP描述
7.5 时序检测告警信号在UDP中的应用
7.6 边沿触时序元件的UDP描述
习题
第八章  Verilog结构描述（二）：开关级描述
8.1 Verilog基本开关级元件
8.2 开关级元件对信号强度的影响
8.3 开关级描述中的电荷衰减表示
8.4 开关级描述的应用
习题
第九章  Verilog设计错例与实例分析
9.1 Verilog设计常见错误分析
9.2 Verilog设计实例
习题
第十章  面向综合的设计技术
10.1 语言描述与综合实现的关系
10.2 Verilog HDL描述的可综合性分析
习题
附录 A Verilog HDL句式定义
附录 B 参考文献