书籍详情
FPGA设计及应用
作者：褚振勇，翁木云编著
出版社：西安电子科技大学出版社
出版时间：2002-01-01
ISBN：9787560611327
定价：¥35.00
购买这本书可以去
内容简介
本书系统介绍了有关可编程逻辑器件的基本知识以及相关软件的使用方法，讲述了FPGA电路设计的方法和技巧，并给出了设计实例。本书主要内容包括：可编程逻辑器件概述；AItera可编程逻辑器件；Altera可编程逻辑器件开发软件；第三方工具软件；Altera器件编程与配置；FPGA设计中的基本问题；MAX十PLUSII开发软件中的宏模块及其应用；FPGA电路设计实例；FPGA高端开发技术。本书内容全面，取材新颖，叙述清楚，理论联系实际，使用大量图表说明问题，便于读者对内容的理解和掌握。为方便读者，本书附一张光盘，其中包含所有设计实例的源程序和Altera公司全线产品的技术资料及开发软件。本书既可用作高等工科院校电子类专业有关课程的教材和参考书，又可作为电子类工程技术人员的自学参考书。
作者简介
暂缺《FPGA设计及应用》作者简介
目录
第1章 可编程逻辑器件概述
1.1 EDA和PLD发展概况
1.1.1 EDA技术发展概况
1.1.2 PLD的发展概况
1，2 可编程逻辑器件的基本结构
1.2.1 简单PLD的基本结构
1.2.2 EPLD和CPLD的基本结构
1.2.3 FPGA的基本结构
1.3 可编程逻辑器件的设计
1.3.1 基本设计方法
1.3.2 设计流程
第2章 Altera可编程逻辑器件
2.1 Altera产品概述
2.1.1 Altera PLD的特点
2.1.2 Altera器件系列
2.2 FLEX系列
2.2.1 FLEXl0K系列
2.2.2 ACEXlK系列
2.2.3 FLEX8000系列
2.2.4 FLEX6000系列
2.3 MAX系列
2.3.1 MAX9000系列
2.3.2 MAX7000系列
2.3.3 MAX5000系列
2.3.4 MAX3000A系列
2.3.5 Classic系列
2.4 APEX系列
2.4.1 APEX20K系列
2.4.2 APEX II系列
2.5 Mercury系列
2.6 Excalibur系列
2.7 Stratix系列
2.8 其它PLD公司及其产品简介
2.8.1 其它PLD公司简介
2.8.2 Xilinx公司产品
2.8.3 Lattice-Vantis公司产品
第3章 Altera可编程逻辑器件开发软件
3.1 概述
3.1.1 设计软件流程图
3.1.2 MAX+PLUS II开发软件简介
3.1.3 QuanusII开发软件简介
3.1.4 多平台及其它EDA工具
3.2 MAX+PLUSII开发软件
3.2.1 MAX+PLUS II的安装
3.2.2 操作环境
3.2.3 设计输入
3.2.3.1 图形设计输入方法
3.2.3.2 文本设计输入方法
3.2.3.3 创建顶层设计文件
3.2.3.4 层次显示
3.2.3.5 编辑用户库
3.2.4 设计项目的编译
3.2.4.1 编译前准备
3.2.4.2 运行编译器
3.2.4.3 在底层平面图编辑器中观察适配结果
3.2.4.4 引脚锁定
3.2.5 模拟仿真和定时分析
3.2.6 器件编程
3.3 Quartus II开发软件
3.3.1 Quartus II的安装
3.3.2 设计输入
3.3.3 设计项目的编译
3.3.3.1 编译设置
3.3.3.2 资源分配
3.3.3.3 编译设计
3.3.3.4 在最后的编译平面团中查看适配结果
3.3.3.5 分配逻辑到ESB
3.3.4 延时分析和仿真
3.3.4.1 QuartusII的延时分析
3.3.4.2 仿真
3.3.5 器件编程
3.3.5.1 打开下载窗口
3.3.5.2 设置下载电缆
3.3.5.3 开始编程
3.3.6 Quartus II 2.0版设计软件的新特点
第4章 第三方工具软件
4.1 概述
4.1.1 HDL语言
4.1.2 常用的第三方工具软件
4.2 FPGA Express开发工具软件
4.2.1 特点
4.2.2 设计流程
4.2.3 设计分析
4.2.4 FPGA脚本工具FST
4.2.5 提示与技巧
4.3 LeonardoSpectrum开发工具软件
第5章 Altera器件编程与配置
5.1 Altera器件的命名
5.2 PLD器件测试电路板
5.3 ByteBlaster并口下载电缆
5.3.1 原理与连接
5.3.2 被动串行(PS)模式
5.3.3 JTAG模式
5.3.4 软件编程和配置步骤
5.4 ByteBlasterMV并口下载电缆
5.4.1 特点
5.4.2 功能描述
5.4.3 软件编程和配置步骤
5.5 MasterBlaster串行／USB通信电缆
5.5.1 特点
5.5.2 功能描述
5.5.3 被动串行(PS)模式
5.5.4 JTAG模式
5.6 BitBlaster串行下载电缆
5.6.1 特点
5.6.2 功能描述
5.7 FPGA的芯片配置
5.7.1 对单个器件的配置
5.7.2 对多个器件的配置
第6章 FPGA设计中的基本问题
6.1 数的表示方法
6.1.1 无符号整数
6.1.2 二进制补码
6.1.3 无符号小数
6.1.4 带符号小数的二进制补码
6.1.5 格雷码
6.1.6 带符号整数
6.1.7 偏移二进制补码
6.1.8 浮点数和块浮点数
6.2 有限字长的影响
6.3 时钟问题
6.3.1 全局时钟
6.3.2 门控时钟
6.3.3 多级逻辑时钟
6.3.4 行波时钟
6.3.5 多时钟系统
6.4 建立和保持时间
6.5 冒险现象
6.6 清零和置位信号
6.7 信号的延时
6.8 器件结构与实际系统的匹配
6.9 电路结构与器件速度和成本之间的关系
6.10 器件加密
6.11 设计文档
第7章 MAX+PLUS II开发软件中的宏模块及其应用
7.1 时序电路宏模块
7，1.1 触发器
7.1.2 锁存器
7.1.3 计数器
7.1.4 分频器
7.1.5 多路复用器
7.1.6 移位寄存器
7.2 运算电路宏模块
7.2.1 加法器和减法器
7.2.2 乘法器
7.2.3 除法器
7.2.4 绝对值运算
7.2.5 数值比较器
7.2.6 编码器和译码器
7.2.7 奇偶校验器
7.3 存储器宏模块
7.3.1 RAM宏模块
7.3.2 FIFO宏模块
7.3.3 ROM的设计
7.3.4 存储器设计中应注意的一个问题
第8章 FPGA电路设计实例
8.1 m序列产生器
8.2 任意序列产生器
8.3 数字相关器
8.4 汉明距离的电路计算
8.4.1 计数法
8.4.2 逻辑函数法
8.4.3 查找表法
8.4.4 求和网络法
8.4.5 组合应用
8.5 交织编码器
8.5.1 交织编码的原理
8.5.2 利用移位寄存器实现交织编码
8.5.3 利用存储器实现交织编码
8.6 直接数字频率合成
8.7 误码率在线测试
8.7.1 误码检测电路的设计
8.7.2 误码检测电路的波形仿真
8.7.3 误码检测电路的测试及实现
8.7.4 误码率在线测试电路的设计
8.7.5 硬件电路的调试与实现
第9章 FPGA高端开发技术
9.1 可再配置计算
9.2 可编程单芯片系统
9.3 IP模块
9.3.1 IP模块的定义
9.3.2 IP模块的分类
9.3.3 Altera公司的IP模块及其使用流程
9.3.4 OpenCore的安装
9.4 开发具有自主知识产权的IP模块
附录A MAX+PLUS II文件的后缀
附录B 相关网址检索
附录C 光盘文件索引
参考文献
1.1 EDA和PLD发展概况
1.1.1 EDA技术发展概况
1.1.2 PLD的发展概况
1，2 可编程逻辑器件的基本结构
1.2.1 简单PLD的基本结构
1.2.2 EPLD和CPLD的基本结构
1.2.3 FPGA的基本结构
1.3 可编程逻辑器件的设计
1.3.1 基本设计方法
1.3.2 设计流程
第2章 Altera可编程逻辑器件
2.1 Altera产品概述
2.1.1 Altera PLD的特点
2.1.2 Altera器件系列
2.2 FLEX系列
2.2.1 FLEXl0K系列
2.2.2 ACEXlK系列
2.2.3 FLEX8000系列
2.2.4 FLEX6000系列
2.3 MAX系列
2.3.1 MAX9000系列
2.3.2 MAX7000系列
2.3.3 MAX5000系列
2.3.4 MAX3000A系列
2.3.5 Classic系列
2.4 APEX系列
2.4.1 APEX20K系列
2.4.2 APEX II系列
2.5 Mercury系列
2.6 Excalibur系列
2.7 Stratix系列
2.8 其它PLD公司及其产品简介
2.8.1 其它PLD公司简介
2.8.2 Xilinx公司产品
2.8.3 Lattice-Vantis公司产品
第3章 Altera可编程逻辑器件开发软件
3.1 概述
3.1.1 设计软件流程图
3.1.2 MAX+PLUS II开发软件简介
3.1.3 QuanusII开发软件简介
3.1.4 多平台及其它EDA工具
3.2 MAX+PLUSII开发软件
3.2.1 MAX+PLUS II的安装
3.2.2 操作环境
3.2.3 设计输入
3.2.3.1 图形设计输入方法
3.2.3.2 文本设计输入方法
3.2.3.3 创建顶层设计文件
3.2.3.4 层次显示
3.2.3.5 编辑用户库
3.2.4 设计项目的编译
3.2.4.1 编译前准备
3.2.4.2 运行编译器
3.2.4.3 在底层平面图编辑器中观察适配结果
3.2.4.4 引脚锁定
3.2.5 模拟仿真和定时分析
3.2.6 器件编程
3.3 Quartus II开发软件
3.3.1 Quartus II的安装
3.3.2 设计输入
3.3.3 设计项目的编译
3.3.3.1 编译设置
3.3.3.2 资源分配
3.3.3.3 编译设计
3.3.3.4 在最后的编译平面团中查看适配结果
3.3.3.5 分配逻辑到ESB
3.3.4 延时分析和仿真
3.3.4.1 QuartusII的延时分析
3.3.4.2 仿真
3.3.5 器件编程
3.3.5.1 打开下载窗口
3.3.5.2 设置下载电缆
3.3.5.3 开始编程
3.3.6 Quartus II 2.0版设计软件的新特点
第4章 第三方工具软件
4.1 概述
4.1.1 HDL语言
4.1.2 常用的第三方工具软件
4.2 FPGA Express开发工具软件
4.2.1 特点
4.2.2 设计流程
4.2.3 设计分析
4.2.4 FPGA脚本工具FST
4.2.5 提示与技巧
4.3 LeonardoSpectrum开发工具软件
第5章 Altera器件编程与配置
5.1 Altera器件的命名
5.2 PLD器件测试电路板
5.3 ByteBlaster并口下载电缆
5.3.1 原理与连接
5.3.2 被动串行(PS)模式
5.3.3 JTAG模式
5.3.4 软件编程和配置步骤
5.4 ByteBlasterMV并口下载电缆
5.4.1 特点
5.4.2 功能描述
5.4.3 软件编程和配置步骤
5.5 MasterBlaster串行／USB通信电缆
5.5.1 特点
5.5.2 功能描述
5.5.3 被动串行(PS)模式
5.5.4 JTAG模式
5.6 BitBlaster串行下载电缆
5.6.1 特点
5.6.2 功能描述
5.7 FPGA的芯片配置
5.7.1 对单个器件的配置
5.7.2 对多个器件的配置
第6章 FPGA设计中的基本问题
6.1 数的表示方法
6.1.1 无符号整数
6.1.2 二进制补码
6.1.3 无符号小数
6.1.4 带符号小数的二进制补码
6.1.5 格雷码
6.1.6 带符号整数
6.1.7 偏移二进制补码
6.1.8 浮点数和块浮点数
6.2 有限字长的影响
6.3 时钟问题
6.3.1 全局时钟
6.3.2 门控时钟
6.3.3 多级逻辑时钟
6.3.4 行波时钟
6.3.5 多时钟系统
6.4 建立和保持时间
6.5 冒险现象
6.6 清零和置位信号
6.7 信号的延时
6.8 器件结构与实际系统的匹配
6.9 电路结构与器件速度和成本之间的关系
6.10 器件加密
6.11 设计文档
第7章 MAX+PLUS II开发软件中的宏模块及其应用
7.1 时序电路宏模块
7，1.1 触发器
7.1.2 锁存器
7.1.3 计数器
7.1.4 分频器
7.1.5 多路复用器
7.1.6 移位寄存器
7.2 运算电路宏模块
7.2.1 加法器和减法器
7.2.2 乘法器
7.2.3 除法器
7.2.4 绝对值运算
7.2.5 数值比较器
7.2.6 编码器和译码器
7.2.7 奇偶校验器
7.3 存储器宏模块
7.3.1 RAM宏模块
7.3.2 FIFO宏模块
7.3.3 ROM的设计
7.3.4 存储器设计中应注意的一个问题
第8章 FPGA电路设计实例
8.1 m序列产生器
8.2 任意序列产生器
8.3 数字相关器
8.4 汉明距离的电路计算
8.4.1 计数法
8.4.2 逻辑函数法
8.4.3 查找表法
8.4.4 求和网络法
8.4.5 组合应用
8.5 交织编码器
8.5.1 交织编码的原理
8.5.2 利用移位寄存器实现交织编码
8.5.3 利用存储器实现交织编码
8.6 直接数字频率合成
8.7 误码率在线测试
8.7.1 误码检测电路的设计
8.7.2 误码检测电路的波形仿真
8.7.3 误码检测电路的测试及实现
8.7.4 误码率在线测试电路的设计
8.7.5 硬件电路的调试与实现
第9章 FPGA高端开发技术
9.1 可再配置计算
9.2 可编程单芯片系统
9.3 IP模块
9.3.1 IP模块的定义
9.3.2 IP模块的分类
9.3.3 Altera公司的IP模块及其使用流程
9.3.4 OpenCore的安装
9.4 开发具有自主知识产权的IP模块
附录A MAX+PLUS II文件的后缀
附录B 相关网址检索
附录C 光盘文件索引
参考文献
猜您喜欢
